JP3324219B2 - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は集積回路の製造方法に関
し、特に不良ブロックを予備の良品ブロックに置き換え
集積回路の歩留まりを向上する集積回路の製造方法に関
する。
し、特に不良ブロックを予備の良品ブロックに置き換え
集積回路の歩留まりを向上する集積回路の製造方法に関
する。
【０００２】
【従来の技術】従来、集積回路の歩留まりを向上させる
方法として、半導体記憶装置に用いられるヒューズ手段
を用いた欠陥救済方法が公知である。この欠陥救済方法
は、正規メモリセルと予備メモリセルとを同一チップ上
に備え、正規メモリセルに不良が生じた場合には、前記
予備メモリセルに切り換えて救済する機能を持つ。正規
メモリセルと予備メモリセルとの切り換えは、上記ヒュ
ーズを融断することにより、活性化するデコーダ回路を
切り換えることにより行われる。
方法として、半導体記憶装置に用いられるヒューズ手段
を用いた欠陥救済方法が公知である。この欠陥救済方法
は、正規メモリセルと予備メモリセルとを同一チップ上
に備え、正規メモリセルに不良が生じた場合には、前記
予備メモリセルに切り換えて救済する機能を持つ。正規
メモリセルと予備メモリセルとの切り換えは、上記ヒュ
ーズを融断することにより、活性化するデコーダ回路を
切り換えることにより行われる。
【０００３】このようなヒューズ手段を用いた欠陥救済
方法は、例えば、特開平１−９８１９８号公報に開示さ
れている。
方法は、例えば、特開平１−９８１９８号公報に開示さ
れている。
【０００４】一方、特開昭５７−３５３４２号公報に
は、複数の機能ブロックと相互配線部との間を接続配線
部により接続して複数の機能ブロックの電気的特性を検
査し、その後、特性不良の機能ブロックの接続配線部の
みを除去し、特性良好な機能ブロックによって所望のシ
ステム機能を構築するようにした大規模集積回路の製造
方法が開示されている。
は、複数の機能ブロックと相互配線部との間を接続配線
部により接続して複数の機能ブロックの電気的特性を検
査し、その後、特性不良の機能ブロックの接続配線部の
みを除去し、特性良好な機能ブロックによって所望のシ
ステム機能を構築するようにした大規模集積回路の製造
方法が開示されている。
【０００５】
【発明が解決しようとする課題】マイクロプロセッサ
や、ゲートアレーや、その他、ＡＳＩＣＬＳＩ等におい
ては、今後の微細プロセス技術を用いた高集積化に伴
い、大幅に歩留まりが低下することが懸念される。しか
し、上述したヒューズ手段を用いた欠陥救済方法は、半
導体記憶装置以外の集積回路には適用できないという問
題点がある。これを、以下に示す。
や、ゲートアレーや、その他、ＡＳＩＣＬＳＩ等におい
ては、今後の微細プロセス技術を用いた高集積化に伴
い、大幅に歩留まりが低下することが懸念される。しか
し、上述したヒューズ手段を用いた欠陥救済方法は、半
導体記憶装置以外の集積回路には適用できないという問
題点がある。これを、以下に示す。
【０００６】半導体記憶装置以外の集積回路では同一の
回路ブロックの繰り返しが存在しても、半導体記憶装置
のメモリセルを選択するデコーダ回路のような繰り返し
ブロックを選択する回路を持たない。そのため、同一の
繰り返しブロックに予備のブロックを備えたとしても、
不良なブロックを除外し、正常に動作するブロックへの
切り換えを行うためには繰り返しブロックを選択する回
路を備える必要があり、そのため回路規模が非常に大き
くなり、また一般にブロックの種類が極めて多いため、
個々に切り換え回路を備えるのは困難である。
回路ブロックの繰り返しが存在しても、半導体記憶装置
のメモリセルを選択するデコーダ回路のような繰り返し
ブロックを選択する回路を持たない。そのため、同一の
繰り返しブロックに予備のブロックを備えたとしても、
不良なブロックを除外し、正常に動作するブロックへの
切り換えを行うためには繰り返しブロックを選択する回
路を備える必要があり、そのため回路規模が非常に大き
くなり、また一般にブロックの種類が極めて多いため、
個々に切り換え回路を備えるのは困難である。
【０００７】また、上記ブロック切り換えにより動作遅
延時間の大幅な増加が生じるため、集積回路の動作速度
が大幅に増加するという問題がある。
延時間の大幅な増加が生じるため、集積回路の動作速度
が大幅に増加するという問題がある。
【０００８】一方、特開昭５７−３５３４２号公報に開
示された大規模集積回路の製造方法では、特性不良の機
能ブロックを切り離して所望のシステムを構築できる
が、構築されるシステムの機能の自由度が小さいと言う
欠点がある。
示された大規模集積回路の製造方法では、特性不良の機
能ブロックを切り離して所望のシステムを構築できる
が、構築されるシステムの機能の自由度が小さいと言う
欠点がある。
【０００９】従って本発明の目的とするところは、ブロ
ックを選択する回路を必要とせず不良ブロックを良ブロ
ックに置き換え、集積回路の歩留まりを向上させるとと
もに構築されるシステムの機能の自由度を向上すること
にある。
ックを選択する回路を必要とせず不良ブロックを良ブロ
ックに置き換え、集積回路の歩留まりを向上させるとと
もに構築されるシステムの機能の自由度を向上すること
にある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の代表的な実施形態による集積回路の製造方
法は、複数個のブロックに第１の導電体配線（この第１
の導電体配線を仮配線と呼ぶ）を形成・接続して、しか
る後、該複数個のブロックの試験を行う工程（工程１）
と、上記第１の導電体配線（仮配線）を除去し、しかる
後、第２の導電体配線（この第２の導電体配線を本配線
と呼ぶ）を形成することにより正常に動作する複数のブ
ロックを該第２の導電体配線によって相互に接続する工
程（工程２）とを具備することを特徴とする（図１参
照）。
に、本発明の代表的な実施形態による集積回路の製造方
法は、複数個のブロックに第１の導電体配線（この第１
の導電体配線を仮配線と呼ぶ）を形成・接続して、しか
る後、該複数個のブロックの試験を行う工程（工程１）
と、上記第１の導電体配線（仮配線）を除去し、しかる
後、第２の導電体配線（この第２の導電体配線を本配線
と呼ぶ）を形成することにより正常に動作する複数のブ
ロックを該第２の導電体配線によって相互に接続する工
程（工程２）とを具備することを特徴とする（図１参
照）。
【００１１】本発明の好適な実施形態による集積回路の
製造方法は、表面に表面保護絶縁膜（６５）を有する半
導体基板（６６）中に形成された半導体素子（ｎ＋Ｐ）
を上記複数個の回路ブロックが有し、上記半導体素子の
配線電極（６３）の上に、上記表面保護絶縁膜（６５）
と材料の異なる層間絶縁膜（６４）が生成され、上記層
間絶縁膜（６４）に形成された開口部を介して上記半導
体素子の上記配線電極（６３）と上記第１の導電体配線
（６１、６２）が上記第１の工程により接続され、上記
第２の工程で上記第２の導電体配線が形成される前に、
上記層間絶縁膜（６４）が除去されることを特徴とする
（図６参照）。
製造方法は、表面に表面保護絶縁膜（６５）を有する半
導体基板（６６）中に形成された半導体素子（ｎ＋Ｐ）
を上記複数個の回路ブロックが有し、上記半導体素子の
配線電極（６３）の上に、上記表面保護絶縁膜（６５）
と材料の異なる層間絶縁膜（６４）が生成され、上記層
間絶縁膜（６４）に形成された開口部を介して上記半導
体素子の上記配線電極（６３）と上記第１の導電体配線
（６１、６２）が上記第１の工程により接続され、上記
第２の工程で上記第２の導電体配線が形成される前に、
上記層間絶縁膜（６４）が除去されることを特徴とする
（図６参照）。
【００１２】本発明のより好適な実施形態による集積回
路の製造方法は、上記第１の導電体配線の材料（６１、
６２）は上記半導体素子の上記配線電極（６３）の材料
と異なることを特徴とする（図６参照）。
路の製造方法は、上記第１の導電体配線の材料（６１、
６２）は上記半導体素子の上記配線電極（６３）の材料
と異なることを特徴とする（図６参照）。
【００１３】この時、除去される第１の導電体配線（仮
配線：６１、６２）には、除去後残渣が残らない配線材
料（例えば、アルミニウムあるいはタングステンあるい
は銅を主とする導電体材料、もしくは、単体アルミニウ
ム）を用い、仮配線（６１、６２）用の層間絶縁膜（６
４）としては、この層間絶縁膜（６４）および仮配線
（６１、６２）の除去の際に、下地の半導体表面保護絶
縁膜（６５）あるいは下地の回路ブロックの半導体素子
の配線電極（６３）を損傷しない物質（不純物含有量１
００ｐｐｍ以下、２００°Ｃの耐熱性を有する絶縁材
料、例えばポリイミド樹脂）を用いることが好ましい
（図６参照）。
配線：６１、６２）には、除去後残渣が残らない配線材
料（例えば、アルミニウムあるいはタングステンあるい
は銅を主とする導電体材料、もしくは、単体アルミニウ
ム）を用い、仮配線（６１、６２）用の層間絶縁膜（６
４）としては、この層間絶縁膜（６４）および仮配線
（６１、６２）の除去の際に、下地の半導体表面保護絶
縁膜（６５）あるいは下地の回路ブロックの半導体素子
の配線電極（６３）を損傷しない物質（不純物含有量１
００ｐｐｍ以下、２００°Ｃの耐熱性を有する絶縁材
料、例えばポリイミド樹脂）を用いることが好ましい
（図６参照）。
【００１４】
【作用】上記の集積回路の製造工程によれば、ブロック
の試験のために接続された導電体配線（仮配線）は除去
可能であるため、不良ブロックが発見された際には不良
ブロックを排除して良ブロックのみを用いて再接続が可
能である。
の試験のために接続された導電体配線（仮配線）は除去
可能であるため、不良ブロックが発見された際には不良
ブロックを排除して良ブロックのみを用いて再接続が可
能である。
【００１５】従って、ブロックを選択する回路を必要と
せず不良ブロックを良ブロックに置き換えることがで
き、完全な集積回路を提供することができる。
せず不良ブロックを良ブロックに置き換えることがで
き、完全な集積回路を提供することができる。
【００１６】また、第１の導電体配線（仮配線）の除去
後に形成される第２の導電体配線（本配線）の配線自由
度は極めて大きいので、構築されるシステムの機能の自
由度を向上することが可能となる（図１参照）。
後に形成される第２の導電体配線（本配線）の配線自由
度は極めて大きいので、構築されるシステムの機能の自
由度を向上することが可能となる（図１参照）。
【００１７】本発明の好適な実施形態による集積回路の
製造方法によれば、表面保護絶縁膜（６５）と層間絶縁
膜（６４）とは材料が異なるので、本配線としての第２
の導電体配線を形成する前に層間絶縁膜（６４）を除去
するに際して、下地の表面保護絶縁膜（６５）が損傷を
受けることが少ない（図６参照）。
製造方法によれば、表面保護絶縁膜（６５）と層間絶縁
膜（６４）とは材料が異なるので、本配線としての第２
の導電体配線を形成する前に層間絶縁膜（６４）を除去
するに際して、下地の表面保護絶縁膜（６５）が損傷を
受けることが少ない（図６参照）。
【００１８】本発明のより好適な実施形態による集積回
路の製造方法によれば、第１の導電体配線の材料（６
１、６２）は半導体素子の配線電極（６３）の材料と異
なるので、本配線としての第２の導電体配線を形成する
前に仮配線として、第１の導電体配線の材料（６１、６
２）を除去するに際して、下地の回路ブロックの半導体
素子の配線電極（６３）が損傷を受けることが少ない
（図６参照）。
路の製造方法によれば、第１の導電体配線の材料（６
１、６２）は半導体素子の配線電極（６３）の材料と異
なるので、本配線としての第２の導電体配線を形成する
前に仮配線として、第１の導電体配線の材料（６１、６
２）を除去するに際して、下地の回路ブロックの半導体
素子の配線電極（６３）が損傷を受けることが少ない
（図６参照）。
【００１９】以下、本発明の実施例を、図面を参照して
より詳細に説明する。
より詳細に説明する。
【００２０】
【実施例】図１は、複数の回路ブロックから構成される
集積回路の製造工程において本発明の実施例を示す流れ
図である。本実施例の集積回路製造方法を以下に示す。
集積回路の製造工程において本発明の実施例を示す流れ
図である。本実施例の集積回路製造方法を以下に示す。
【００２１】プロセス（１）：ホトリソグラフィー、不
純物拡散、イオン打込み等の従来の集積回路の製造工程
に従って、各回路ブロックを形成するＭＯＳトランジス
タ等の複数の半導体素子を製造する。
純物拡散、イオン打込み等の従来の集積回路の製造工程
に従って、各回路ブロックを形成するＭＯＳトランジス
タ等の複数の半導体素子を製造する。
【００２２】プロセス（２）：仮配線（１層あるいは複
数層の導電体配線）により各回路ブロックの接続を行
う。
数層の導電体配線）により各回路ブロックの接続を行
う。
【００２３】プロセス（３）：各回路ブロックの動作試
験を行う。
験を行う。
【００２４】プロセス（４）：仮配線を除去する。
【００２５】プロセス（５）：上記のブロック動作試験
の結果、不良回路ブロックを避けて、正常に動作する回
路ブロックのみに本配線（１層あるいは複数層の導電体
配線）を接続する。
の結果、不良回路ブロックを避けて、正常に動作する回
路ブロックのみに本配線（１層あるいは複数層の導電体
配線）を接続する。
【００２６】図１の本発明の実施例が従来と異なる点は
上記プロセス（２）、（３）、（４）の工程が付加され
た点にある。すなわち、仮配線を施し各回路ブロックの
動作試験を行い、その後に仮配線を除去する工程であ
る。これらの工程により、不良回路ブロックを排除する
ことが可能であり、集積回路の歩留まりを向上させるこ
とができる。不良回路ブロックを排除する工程を以下に
説明する。
上記プロセス（２）、（３）、（４）の工程が付加され
た点にある。すなわち、仮配線を施し各回路ブロックの
動作試験を行い、その後に仮配線を除去する工程であ
る。これらの工程により、不良回路ブロックを排除する
ことが可能であり、集積回路の歩留まりを向上させるこ
とができる。不良回路ブロックを排除する工程を以下に
説明する。
【００２７】図２は、図１に示す集積回路製造工程のう
ち仮配線を施し、その後、回路のブロックの動作試験を
行う工程１（プロセス（２）、プロセス（３））を示
す。同図において、２０１、２０２、２０３、２０４は
同一の回路ブロックＡであり、２０１、２０２、２０
３、２０４の回路ブロックＡと同一の機能を予備回路ブ
ロック２０５が有するものである。尚、ここでは回路ブ
ロック２０２が不良である場合を示す。また、２０６は
回路ブロックＡと接続すべき回路ブロックＢである。ま
た、２１、２２、２３、２４、２５、２６は、仮配線で
ある第１の導電体配線であり、この２１…２６の配線は
それぞれ１本とは限らず、通常複数本配線される。この
仮配線の第１の導電体配線２１…２６をチップ外部の試
験装置に接続して、回路ブロック２０１、２０２、２０
３、２０４、２０５、２０６の動作試験を行う。この工
程で回路ブロック２０２が不良であることが判明する。
ち仮配線を施し、その後、回路のブロックの動作試験を
行う工程１（プロセス（２）、プロセス（３））を示
す。同図において、２０１、２０２、２０３、２０４は
同一の回路ブロックＡであり、２０１、２０２、２０
３、２０４の回路ブロックＡと同一の機能を予備回路ブ
ロック２０５が有するものである。尚、ここでは回路ブ
ロック２０２が不良である場合を示す。また、２０６は
回路ブロックＡと接続すべき回路ブロックＢである。ま
た、２１、２２、２３、２４、２５、２６は、仮配線で
ある第１の導電体配線であり、この２１…２６の配線は
それぞれ１本とは限らず、通常複数本配線される。この
仮配線の第１の導電体配線２１…２６をチップ外部の試
験装置に接続して、回路ブロック２０１、２０２、２０
３、２０４、２０５、２０６の動作試験を行う。この工
程で回路ブロック２０２が不良であることが判明する。
【００２８】図３は、図２に示す仮配線２１…２６を全
て除去した後、正常に動作する回路ブロック２０１、２
０３、２０４、２０５、２０６を本配線である第２の導
電体配線３１、３２、３３、３４で接続した図である。
同図において、図２と同じブロックは同じ番号で表す。
また、第２の導電体配線３１、３２、３３、３４は、そ
れぞれ１本あるいは複数本の配線を示す。本配線を行う
方法としては、回路ブロック２０１…２０５の何れの回
路ブロックが不良であっても配線が可能であるように５
種類のマスクパターンを準備し動作試験の結果に従いマ
スクを選択する方法、あるいは電子線描画装置により５
種類のパターンのうちから１種類を選んで直接描画する
方法などを用いる。
て除去した後、正常に動作する回路ブロック２０１、２
０３、２０４、２０５、２０６を本配線である第２の導
電体配線３１、３２、３３、３４で接続した図である。
同図において、図２と同じブロックは同じ番号で表す。
また、第２の導電体配線３１、３２、３３、３４は、そ
れぞれ１本あるいは複数本の配線を示す。本配線を行う
方法としては、回路ブロック２０１…２０５の何れの回
路ブロックが不良であっても配線が可能であるように５
種類のマスクパターンを準備し動作試験の結果に従いマ
スクを選択する方法、あるいは電子線描画装置により５
種類のパターンのうちから１種類を選んで直接描画する
方法などを用いる。
【００２９】図４は、図１に示す集積回路製造工程のう
ち仮配線を施し回路ブロックの動作試験を行う工程の他
の実施例である。同図において、４０１、４０２、４０
３、４０４は同一の回路ブロックＡであり、４０５は予
備回路ブロックであるが、４０１…４０４と同じ回路ブ
ロックＡである。尚、ここでは回路ブロック４０２が不
良である場合を示す。また、４０６は回路ブロックＡと
接続すべき回路ブロックＢであり、４０７は回路ブロッ
クＡのテスト回路である。また、同図において、４１、
４２、４３、４４、４５、４６は仮配線の第１の導電体
配線である。４１…４６の配線はそれぞれ１本とは限ら
ず、通常複数本配線される。第１の導電体配線４１…４
５により、回路ブロック４０１…４０５をテスト回路４
０７に接続し動作試験を行う。結果は第１の導電体配線
４６によりチップ外部の試験装置に送られ、この工程で
回路ブロック４０２は不良であることが判明する。本実
施例では、テスト回路を内蔵しているため、動作試験を
容易に行うことができる。
ち仮配線を施し回路ブロックの動作試験を行う工程の他
の実施例である。同図において、４０１、４０２、４０
３、４０４は同一の回路ブロックＡであり、４０５は予
備回路ブロックであるが、４０１…４０４と同じ回路ブ
ロックＡである。尚、ここでは回路ブロック４０２が不
良である場合を示す。また、４０６は回路ブロックＡと
接続すべき回路ブロックＢであり、４０７は回路ブロッ
クＡのテスト回路である。また、同図において、４１、
４２、４３、４４、４５、４６は仮配線の第１の導電体
配線である。４１…４６の配線はそれぞれ１本とは限ら
ず、通常複数本配線される。第１の導電体配線４１…４
５により、回路ブロック４０１…４０５をテスト回路４
０７に接続し動作試験を行う。結果は第１の導電体配線
４６によりチップ外部の試験装置に送られ、この工程で
回路ブロック４０２は不良であることが判明する。本実
施例では、テスト回路を内蔵しているため、動作試験を
容易に行うことができる。
【００３０】図５は、図４に示す仮配線４１、４２、４
３、４４、４５、４６を除去し、正常に動作する回路ブ
ロック４０１、４０３、４０４、４０５、４０６を本配
線５１、５２、５３、５４で接続した図である。同図に
おいて、４０１、４０２、４０３、４０４、４０５は同
一の回路ブロックＡである。尚、ここでは回路ブロック
４０２が不良である場合を示す。また、４０６は回路ブ
ロックＡと接続すべき回路ブロックＢであり、４０７は
回路ブロックＡのテスト回路である。また、同図におい
て、５１、５２、５３、５４は本配線の第２の導電体配
線であり、それぞれ１本あるいは複数本の配線を示す。
本配線を行う方法としては、回路ブロック４０１…４０
５の何れの回路ブロックが不良であっても配線が可能で
あるように５種類のマスクパターンを準備し動作試験の
結果に従いマスクを選択する方法、あるいは電子線描画
装置により５種類のパターンのうちから１種類を選んで
直接描画する方法などを用いる。
３、４４、４５、４６を除去し、正常に動作する回路ブ
ロック４０１、４０３、４０４、４０５、４０６を本配
線５１、５２、５３、５４で接続した図である。同図に
おいて、４０１、４０２、４０３、４０４、４０５は同
一の回路ブロックＡである。尚、ここでは回路ブロック
４０２が不良である場合を示す。また、４０６は回路ブ
ロックＡと接続すべき回路ブロックＢであり、４０７は
回路ブロックＡのテスト回路である。また、同図におい
て、５１、５２、５３、５４は本配線の第２の導電体配
線であり、それぞれ１本あるいは複数本の配線を示す。
本配線を行う方法としては、回路ブロック４０１…４０
５の何れの回路ブロックが不良であっても配線が可能で
あるように５種類のマスクパターンを準備し動作試験の
結果に従いマスクを選択する方法、あるいは電子線描画
装置により５種類のパターンのうちから１種類を選んで
直接描画する方法などを用いる。
【００３１】次に、本発明の好適な実施例の特徴である
仮配線を除去する工程を、以下に、詳細に説明する。
仮配線を除去する工程を、以下に、詳細に説明する。
【００３２】図６は、仮配線を除去する工程の実施例を
示した集積回路の断面図である。図６（ａ）は仮配線除
去前、図６（ｂ）は除去後を示し、最上層配線６１、中
間層配線６２が回路ブロック間を仮配線する金属配線で
あり、最下層配線６３は回路ブロック内の半導体素子
（ｎ＋ｐ）を配線をする金属配線電極であり、６４は仮
配線用金属配線層６１、６２を絶縁する層間絶縁膜であ
り、６５は半導体素子の金属配線電極６３と半導体基板
６６との間を絶縁するための半導体表面保護絶縁膜であ
る。一例として６１、６２の仮配線に単体アルミニウム
を用い、６３の回路ブロック内の半導体素子の下地の配
線電極および回路ブロック内の半導体素子間の相互接続
配線にはタングステンを使用し、層間絶縁膜６４にポリ
イミドを用い、半導体表面保護絶縁膜６５に熱酸化二酸
化シリコン膜を用いる。こうすれば、仮配線６１、６２
をアルミニウムのエッチングで除去し、層間絶縁膜６４
（ポリイミド）を除去する際にに、下地の配線６３およ
び半導体表面保護絶縁膜６５を損傷なく残すことができ
る。仮配線６１、６２に単体アルミニウムを使用するこ
とで除去した際の残留物がなく、仮配線除去後の本配線
を良好に行うことができる。
示した集積回路の断面図である。図６（ａ）は仮配線除
去前、図６（ｂ）は除去後を示し、最上層配線６１、中
間層配線６２が回路ブロック間を仮配線する金属配線で
あり、最下層配線６３は回路ブロック内の半導体素子
（ｎ＋ｐ）を配線をする金属配線電極であり、６４は仮
配線用金属配線層６１、６２を絶縁する層間絶縁膜であ
り、６５は半導体素子の金属配線電極６３と半導体基板
６６との間を絶縁するための半導体表面保護絶縁膜であ
る。一例として６１、６２の仮配線に単体アルミニウム
を用い、６３の回路ブロック内の半導体素子の下地の配
線電極および回路ブロック内の半導体素子間の相互接続
配線にはタングステンを使用し、層間絶縁膜６４にポリ
イミドを用い、半導体表面保護絶縁膜６５に熱酸化二酸
化シリコン膜を用いる。こうすれば、仮配線６１、６２
をアルミニウムのエッチングで除去し、層間絶縁膜６４
（ポリイミド）を除去する際にに、下地の配線６３およ
び半導体表面保護絶縁膜６５を損傷なく残すことができ
る。仮配線６１、６２に単体アルミニウムを使用するこ
とで除去した際の残留物がなく、仮配線除去後の本配線
を良好に行うことができる。
【００３３】図７は、仮配線を除去する工程の他の実施
例を示した集積回路の断面図である。図７（ａ）は仮配
線除去前、図７（ｂ）は除去後を示し、上層配線７１は
仮配線、７２は二酸化シリコン、７３は半導体基板、下
層配線７４は仮配線７１を除去する際に基板を保護する
導電体材料である。導電体材料７４は、仮配線７１を除
去する際にエッチングされない材料を用いることで、素
子が形成された半導体基板７３に損傷を与えずに仮配線
７１を除去することが可能である。例えば、仮配線７１
に単体アルミニウム、導電体７４にチタンナイトライド
を用いることにより、仮配線７１を除去後、導電体７４
が残り図７（ｂ）の状態が得られる。図７（ｂ）の状態
から良ブロックを本配線することはいうまでもない。
例を示した集積回路の断面図である。図７（ａ）は仮配
線除去前、図７（ｂ）は除去後を示し、上層配線７１は
仮配線、７２は二酸化シリコン、７３は半導体基板、下
層配線７４は仮配線７１を除去する際に基板を保護する
導電体材料である。導電体材料７４は、仮配線７１を除
去する際にエッチングされない材料を用いることで、素
子が形成された半導体基板７３に損傷を与えずに仮配線
７１を除去することが可能である。例えば、仮配線７１
に単体アルミニウム、導電体７４にチタンナイトライド
を用いることにより、仮配線７１を除去後、導電体７４
が残り図７（ｂ）の状態が得られる。図７（ｂ）の状態
から良ブロックを本配線することはいうまでもない。
【００３４】図８は、仮配線を除去する工程の他の実施
例を示した集積回路の断面図である。図８（ａ）は仮配
線除去前、図８（ｂ）は除去後を示し、８１は仮配線、
８２は二酸化シリコン、８３は半導体基板、８４は仮配
線８１と半導体基板８３とのコンタクト部をマスクして
仮配線８１を除去した残りの導電体材料である。コンタ
クト部をマスクすることで、半導体基板８３に損傷を与
えずに仮配線８１を除去することが可能である。図８
（ｂ）の状態から良ブロックを本配線することはいうま
でもない。
例を示した集積回路の断面図である。図８（ａ）は仮配
線除去前、図８（ｂ）は除去後を示し、８１は仮配線、
８２は二酸化シリコン、８３は半導体基板、８４は仮配
線８１と半導体基板８３とのコンタクト部をマスクして
仮配線８１を除去した残りの導電体材料である。コンタ
クト部をマスクすることで、半導体基板８３に損傷を与
えずに仮配線８１を除去することが可能である。図８
（ｂ）の状態から良ブロックを本配線することはいうま
でもない。
【００３５】以上の集積回路製造方法により、不良回路
ブロックを排除し、良ブロックのみを配線することが可
能となり、集積回路の歩留まりを向上させることができ
る。歩留まりが向上することを以下に示す。
ブロックを排除し、良ブロックのみを配線することが可
能となり、集積回路の歩留まりを向上させることができ
る。歩留まりが向上することを以下に示す。
【００３６】面積ａのチップの歩留まりＹは、単位面積
あたりの不良発生率をＤとすると、 Ｙ＝ｅｘｐ(−Ｄａ) で表される。例えば面積ｓの回路ブロックがｎ個存在す
ると、欠陥救済が施されていない場合には、 Ｙ＝ｅｘｐ｛−Ｄ（ｎｓ）} 一方、本発明による集積回路製造方法により、冗長ブロ
ックを２ブロック加えた場合では、 Ｙ＝ｅｘｐ[−Ｄ{(ｎ＋２)ｓ}]＋ (n+2)Ｃ1・{１−ｅｘｐ(−Ｄｓ)}・ｅｘｐ［−Ｄ｛(ｎ＋１）ｓ}］＋ (n+2)Ｃ2・{１−ｅｘｐ(−Ｄｓ)}2・ｅｘｐ｛−Ｄ（ｎｓ）} で表される。
あたりの不良発生率をＤとすると、 Ｙ＝ｅｘｐ(−Ｄａ) で表される。例えば面積ｓの回路ブロックがｎ個存在す
ると、欠陥救済が施されていない場合には、 Ｙ＝ｅｘｐ｛−Ｄ（ｎｓ）} 一方、本発明による集積回路製造方法により、冗長ブロ
ックを２ブロック加えた場合では、 Ｙ＝ｅｘｐ[−Ｄ{(ｎ＋２)ｓ}]＋ (n+2)Ｃ1・{１−ｅｘｐ(−Ｄｓ)}・ｅｘｐ［−Ｄ｛(ｎ＋１）ｓ}］＋ (n+2)Ｃ2・{１−ｅｘｐ(−Ｄｓ)}2・ｅｘｐ｛−Ｄ（ｎｓ）} で表される。
【００３７】例えば、Ｄ＝０．０５／ｍｍ2、ｓ＝１０
ｍｍ2、ｎ＝８の場合、従来の集積回路製造方法による
と、Ｙ≒１．８％であるのにたいし、本発明による集積
回路製造方法では、Ｙ≒１７．８％であり、歩留まりは
約１０倍増加する。
ｍｍ2、ｎ＝８の場合、従来の集積回路製造方法による
と、Ｙ≒１．８％であるのにたいし、本発明による集積
回路製造方法では、Ｙ≒１７．８％であり、歩留まりは
約１０倍増加する。
【００３８】本発明による集積回路製造方法は半導体記
憶装置である集積回路にも適用可能であり、それを以下
に説明する。
憶装置である集積回路にも適用可能であり、それを以下
に説明する。
【００３９】図９は、メモリセルの動作試験を行う工程
を示す概念図である。同図において、９０１は正規メモ
リセルからなるセルアレーであり、９０２は予備メモリ
セルからなるセルアレー、９０３は正規メモリセルに接
続されているワード線Ｗ０−Ｗ７を選択する正規デコー
ダ回路、９０４は冗長メモリセルに接続されているワー
ド線ＷＲ０…ＷＲ３を選択する冗長デコーダ回路、９
１、９２、９３、９４はアドレス線である。９１、９
２、９３はそれぞれ正規アドレス信号Ａ０、Ａ１、Ａ２
を、９４は冗長アドレス信号Ｒを正規デコーダ回路９０
３および冗長デコーダ回路９０４に入力する。正規デコ
ーダにおいては、冗長アドレス信号Ｒが"０"で、正規ア
ドレス信号Ａ２、Ａ１、Ａ０のすべての組合せによりワ
ード線Ｗ０…Ｗ７が選択される。冗長デコーダにおいて
は、冗長アドレス信号Ｒが"１"で、冗長ワード線数に応
じて、Ａ２、Ａ１、Ａ０の組合せにより冗長ワード線Ｗ
Ｒ０…ＷＲ３が選択される。尚、ここではアドレス
（Ｒ、Ａ２、Ａ１、Ａ０）が（０００１）、（０１０
０）、および（１００１）のワード線Ｗ１、Ｗ４、ＷＲ
１に欠陥メモリセルがある場合を示す。デコーダ回路９
０３、９０４には除去可能な仮配線を使用し、予備メモ
リセルを含むすべてのメモリセルがアドレス線９１…９
４によって選択できる状態に接続する。メモリセルの動
作試験によりアドレス（０００１）、（０１００）、お
よび（１００１）のワード線Ｗ１、Ｗ４、ＷＲ１に欠陥
メモリセルがあることが判明する。
を示す概念図である。同図において、９０１は正規メモ
リセルからなるセルアレーであり、９０２は予備メモリ
セルからなるセルアレー、９０３は正規メモリセルに接
続されているワード線Ｗ０−Ｗ７を選択する正規デコー
ダ回路、９０４は冗長メモリセルに接続されているワー
ド線ＷＲ０…ＷＲ３を選択する冗長デコーダ回路、９
１、９２、９３、９４はアドレス線である。９１、９
２、９３はそれぞれ正規アドレス信号Ａ０、Ａ１、Ａ２
を、９４は冗長アドレス信号Ｒを正規デコーダ回路９０
３および冗長デコーダ回路９０４に入力する。正規デコ
ーダにおいては、冗長アドレス信号Ｒが"０"で、正規ア
ドレス信号Ａ２、Ａ１、Ａ０のすべての組合せによりワ
ード線Ｗ０…Ｗ７が選択される。冗長デコーダにおいて
は、冗長アドレス信号Ｒが"１"で、冗長ワード線数に応
じて、Ａ２、Ａ１、Ａ０の組合せにより冗長ワード線Ｗ
Ｒ０…ＷＲ３が選択される。尚、ここではアドレス
（Ｒ、Ａ２、Ａ１、Ａ０）が（０００１）、（０１０
０）、および（１００１）のワード線Ｗ１、Ｗ４、ＷＲ
１に欠陥メモリセルがある場合を示す。デコーダ回路９
０３、９０４には除去可能な仮配線を使用し、予備メモ
リセルを含むすべてのメモリセルがアドレス線９１…９
４によって選択できる状態に接続する。メモリセルの動
作試験によりアドレス（０００１）、（０１００）、お
よび（１００１）のワード線Ｗ１、Ｗ４、ＷＲ１に欠陥
メモリセルがあることが判明する。
【００４０】図１０は、欠陥のあるワード線を救済する
工程を示す概念図である。デコーダ回路９０３、９０４
の仮配線を除去し、欠陥のあるワード線Ｗ１、Ｗ４、Ｗ
Ｒ１は選択されずに予備のメモリセルが選択される状態
に本配線を接続する。すなわち、欠陥メモリセルがある
ワード線Ｗ１を予備メモリセルのワード線ＷＲ０に、Ｗ
４を予備メモリセルのワード線ＷＲ２に置き換え、アド
レス（０００１）の時にワード線ＷＲ０が、アドレス
（０１００）の時にワード線ＷＲ２が選択される状態に
本配線を接続する。この時、予備メモリセルのワード線
ＷＲ１には、欠陥メモリセルがあるため、またワード線
ＷＲ３は必要ないため、それぞれ使用しない。本配線で
は、冗長アドレス信号Ｒを使用しないためアドレス線９
４は"０"に固定する。
工程を示す概念図である。デコーダ回路９０３、９０４
の仮配線を除去し、欠陥のあるワード線Ｗ１、Ｗ４、Ｗ
Ｒ１は選択されずに予備のメモリセルが選択される状態
に本配線を接続する。すなわち、欠陥メモリセルがある
ワード線Ｗ１を予備メモリセルのワード線ＷＲ０に、Ｗ
４を予備メモリセルのワード線ＷＲ２に置き換え、アド
レス（０００１）の時にワード線ＷＲ０が、アドレス
（０１００）の時にワード線ＷＲ２が選択される状態に
本配線を接続する。この時、予備メモリセルのワード線
ＷＲ１には、欠陥メモリセルがあるため、またワード線
ＷＲ３は必要ないため、それぞれ使用しない。本配線で
は、冗長アドレス信号Ｒを使用しないためアドレス線９
４は"０"に固定する。
【００４１】これにより、半導体記憶装置でも欠陥メモ
リセルを除外することができ、歩留まりが向上する。本
発明による集積回路製造方法では、欠陥ワード線を予備
ワード線に切り換えるためのプログラム回路が不要にな
ると共に、欠陥救済のためにアクセスタイムが増加する
ことは無いのが大きな利点である。
リセルを除外することができ、歩留まりが向上する。本
発明による集積回路製造方法では、欠陥ワード線を予備
ワード線に切り換えるためのプログラム回路が不要にな
ると共に、欠陥救済のためにアクセスタイムが増加する
ことは無いのが大きな利点である。
【００４２】本実施例ではメモリセルに欠陥がある場合
に、ワード線単位で救済する方法を示したが、ビット線
単位で救済する方法も同様に可能である。
に、ワード線単位で救済する方法を示したが、ビット線
単位で救済する方法も同様に可能である。
【００４３】本発明による集積回路製造方法はゲートア
レイ集積回路にも適用可能であり、それを以下に説明す
る。
レイ集積回路にも適用可能であり、それを以下に説明す
る。
【００４４】図１１は、仮配線を施しゲートアレイの動
作試験を行う工程を示す。同図において、Ａは１個ある
いは複数のゲートからなるブロック、１１０１は１個あ
るいは複数個のブロックＡからなるゲートアレイ、１１
１、１１２はそれぞれ層が異なる除去可能な仮配線とし
ての導電体配線であり外部に接続される。導電体配線１
１１、１１２の信号を切り換え、ゲートアレイをスキャ
ンしながら動作試験を行うことで、不良なゲートを識別
する。
作試験を行う工程を示す。同図において、Ａは１個ある
いは複数のゲートからなるブロック、１１０１は１個あ
るいは複数個のブロックＡからなるゲートアレイ、１１
１、１１２はそれぞれ層が異なる除去可能な仮配線とし
ての導電体配線であり外部に接続される。導電体配線１
１１、１１２の信号を切り換え、ゲートアレイをスキャ
ンしながら動作試験を行うことで、不良なゲートを識別
する。
【００４５】図１２は、動作試験用の仮配線を除去し、
正常に動作するブロックを本配線した図である。同図に
おいて、１１０１はゲートアレイ、１２１は本配線であ
る。本配線では、ゲートアレイの動作試験の結果に従い
電子線描画装置により直接描画することで、不良なブロ
ックを除外し正常なブロックを接続する。
正常に動作するブロックを本配線した図である。同図に
おいて、１１０１はゲートアレイ、１２１は本配線であ
る。本配線では、ゲートアレイの動作試験の結果に従い
電子線描画装置により直接描画することで、不良なブロ
ックを除外し正常なブロックを接続する。
【００４６】図１３は、仮配線を施しゲートアレイの動
作試験を行う工程の他の実施例である。同図において、
Ａは１個あるいは複数のゲートからなるブロック、１３
０１は１個あるいは複数個のブロックＡからなるゲート
アレイ、１３０２、１３０３はゲートアレイのテスト回
路、１３１、１３２、１３３は除去可能な仮配線として
の導電体配線である。テスト回路１３０２、１３０３に
よりゲートアレイをスキャンしながら動作試験を行うこ
とで、不良なゲートを識別する。
作試験を行う工程の他の実施例である。同図において、
Ａは１個あるいは複数のゲートからなるブロック、１３
０１は１個あるいは複数個のブロックＡからなるゲート
アレイ、１３０２、１３０３はゲートアレイのテスト回
路、１３１、１３２、１３３は除去可能な仮配線として
の導電体配線である。テスト回路１３０２、１３０３に
よりゲートアレイをスキャンしながら動作試験を行うこ
とで、不良なゲートを識別する。
【００４７】図１４は、動作試験用の仮配線を除去し、
正常に動作するブロックを本配線した図である。同図に
おいて、１３０１はゲートアレイ、１３０２、１３０３
はゲートアレイのテスト回路、１４１は本配線である。
本配線では、ゲートアレイの動作試験の結果に従い電子
線描画装置により直接描画することで、不良なブロック
を除外し正常なブロックを接続する。
正常に動作するブロックを本配線した図である。同図に
おいて、１３０１はゲートアレイ、１３０２、１３０３
はゲートアレイのテスト回路、１４１は本配線である。
本配線では、ゲートアレイの動作試験の結果に従い電子
線描画装置により直接描画することで、不良なブロック
を除外し正常なブロックを接続する。
【００４８】図１５は、顧客の仕様に合わせてブロック
を接続する集積回路製造方法の流れ図を示したものであ
る。この集積回路製造方法の特徴は、ブロック製造、ブ
ロック試験のための仮配線、ブロック試験の後に仮配線
を除去した状態で製造工程を止めてチップを保存してお
き、顧客の仕様に合わせて必要なブロックを本配線する
ことにある。ブロック試験が終了しているチップが用意
されているため、顧客の仕様の受注後にブロック内の試
験を行う必要が無く、開発期間を大幅に短縮することが
可能である。
を接続する集積回路製造方法の流れ図を示したものであ
る。この集積回路製造方法の特徴は、ブロック製造、ブ
ロック試験のための仮配線、ブロック試験の後に仮配線
を除去した状態で製造工程を止めてチップを保存してお
き、顧客の仕様に合わせて必要なブロックを本配線する
ことにある。ブロック試験が終了しているチップが用意
されているため、顧客の仕様の受注後にブロック内の試
験を行う必要が無く、開発期間を大幅に短縮することが
可能である。
【００４９】図１６は、顧客の仕様に合わせてブロック
を接続する集積回路製造方法のブロック図を示したもの
である。同図において１６０１、１６０２、１６０３、
１６０４、１６０５は、ある機能を有するブロックであ
り、それぞれ異なるものでも同じものでも構わない。１
６０６は各ブロックを試験するテスト回路である。１６
１はブロックを試験するための仮配線、１６２は本配線
である。顧客の仕様の受注後、ブロック試験を終えた
（ｂ）の状態からブロック間を配線するだけで目的の集
積回路が製造できるため、開発期間を大幅に短縮するこ
とが可能である。
を接続する集積回路製造方法のブロック図を示したもの
である。同図において１６０１、１６０２、１６０３、
１６０４、１６０５は、ある機能を有するブロックであ
り、それぞれ異なるものでも同じものでも構わない。１
６０６は各ブロックを試験するテスト回路である。１６
１はブロックを試験するための仮配線、１６２は本配線
である。顧客の仕様の受注後、ブロック試験を終えた
（ｂ）の状態からブロック間を配線するだけで目的の集
積回路が製造できるため、開発期間を大幅に短縮するこ
とが可能である。
【００５０】このようにブロックの試験の後にブロック
の試験のために接続された導電体配線を除去した状態で
チップを保存しておけば、その後は顧客の仕様に合わせ
て必要なブロックを接続する製造方法を行うだけでよい
ので、集積回路の開発期間を大幅に短縮することができ
る。
の試験のために接続された導電体配線を除去した状態で
チップを保存しておけば、その後は顧客の仕様に合わせ
て必要なブロックを接続する製造方法を行うだけでよい
ので、集積回路の開発期間を大幅に短縮することができ
る。
【００５１】
【発明の効果】本発明によれば、不良ブロックを良好な
予備ブロックに置き換えるための救済回路を必要とせず
不良ブロックを除外することができ、回路規模の増大、
あるいは救済のために動作遅延時間が増加することはな
く、集積回路の歩留まりを向上させることができる。
予備ブロックに置き換えるための救済回路を必要とせず
不良ブロックを除外することができ、回路規模の増大、
あるいは救済のために動作遅延時間が増加することはな
く、集積回路の歩留まりを向上させることができる。
【図１】本発明の実施例である集積回路製造方法の流れ
図である。
図である。
【図２】本発明の実施例である集積回路製造方法の工程
１を示すブロック図である。
１を示すブロック図である。
【図３】本発明の実施例である集積回路製造方法の工程
２を示すブロック図である。
２を示すブロック図である。
【図４】本発明の他の実施例である集積回路製造方法の
仮配線を除去する工程を示す断面図である。
仮配線を除去する工程を示す断面図である。
【図５】本発明の他の実施例である集積回路製造方法の
工程２を示すブロック図である。
工程２を示すブロック図である。
【図６】本発明の実施例である集積回路製造方法の仮配
線を除去する工程を示す断面図である。
線を除去する工程を示す断面図である。
【図７】本発明の他の実施例である集積回路製造方法の
仮配線を除去する工程を示す断面図である。
仮配線を除去する工程を示す断面図である。
【図８】本発明の他の実施例である集積回路製造方法の
仮配線を除去する工程を示す断面図である。
仮配線を除去する工程を示す断面図である。
【図９】本発明の他の実施例である集積回路製造方法の
工程１を示すブロック図である。
工程１を示すブロック図である。
【図１０】本発明の他の実施例である集積回路製造方法
の工程２を示すブロック図である。
の工程２を示すブロック図である。
【図１１】本発明の他の実施例である集積回路製造方法
の工程１を示すブロック図である。
の工程１を示すブロック図である。
【図１２】本発明の他の実施例である集積回路製造方法
の工程２を示すブロック図である。
の工程２を示すブロック図である。
【図１３】本発明の他の実施例である集積回路製造方法
の工程１を示すブロック図である。
の工程１を示すブロック図である。
【図１４】本発明の他の実施例である集積回路製造方法
の工程２を示すブロック図である。
の工程２を示すブロック図である。
【図１５】本発明の実施例である集積回路製造方法の流
れ図である。
れ図である。
【図１６】本発明の実施例である集積回路製造方法のブ
ロック図である。
ロック図である。
２１，２２，２３，２４，２５，２６…仮配線、３１，
３２，３３，３４…本配線、２０１，２０２，２０３，
２０４…回路ブロックＡ、２０５…予備回路ブロック
Ａ、２０６…回路ブロックＢ、４０７…テスト回路、６
１，６２…回路ブロック間配線、６３…回路ブロック内
配線、６４…層間絶縁膜、６５…二酸化シリコン、６６
…半導体基板、７４…基板を保護する導電体材料、９０
１…正規メモリ、９０２…予備メモリ、９０３…正規デ
コーダ、９０４…冗長デコーダ、９１，９２，９３，９
４…アドレス線、１１０１…論理ゲートアレイ、１１
１，１１２…テスト用仮配線、１２１…信号線、１３０
２，１３０３…テスト回路。
３２，３３，３４…本配線、２０１，２０２，２０３，
２０４…回路ブロックＡ、２０５…予備回路ブロック
Ａ、２０６…回路ブロックＢ、４０７…テスト回路、６
１，６２…回路ブロック間配線、６３…回路ブロック内
配線、６４…層間絶縁膜、６５…二酸化シリコン、６６
…半導体基板、７４…基板を保護する導電体材料、９０
１…正規メモリ、９０２…予備メモリ、９０３…正規デ
コーダ、９０４…冗長デコーダ、９１，９２，９３，９
４…アドレス線、１１０１…論理ゲートアレイ、１１
１，１１２…テスト用仮配線、１２１…信号線、１３０
２，１３０３…テスト回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本間 喜夫 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特公 昭46−27896（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/04 H01L 21/822
Claims (3)
- 【請求項１】半導体基板上に形成した複数個の回路ブロ
ックのそれぞれを、外部の試験装置または内蔵するテス
ト回路と接続する、アルミニウムあるいはタングステン
あるいは銅を主とする導電体材料、または単体アルミニ
ウムよりなる第１の導電体配線を形成して、前記各回路
ブロックの試験を行い、不良の回路ブロックと正常な回
路ブロックとを判別する第１の工程と、 前記第１の導電体配線を除去した後に、前記正常と判別
された回路ブロックのみを第２の導電体配線により接続
して半導体装置を構成する第２の工程とを含むことを特
徴とする集積回路の製造方法。 - 【請求項２】表面に表面保護絶縁膜を有する前記半導体
基板中に形成された半導体素子を前記複数個の回路ブロ
ックが有し、 前記半導体素子の配線電極の上に、前記表面保護絶縁膜
と材料の異なる層間絶縁膜が生成され、 前記層間絶縁膜に形成された開口部を介して前記半導体
素子の前記配線電極と前記第１の導電体配線が前記第１
の工程により接続され、 前記第２の工程で前記第２の導電体配線が形成される前
に前記層間絶縁膜が除去されることを特徴とする請求項
１に記載の集積回路の製造方法。 - 【請求項３】前記第１の導電体配線の材料は前記半導体
素子の前記配線電極の材料と異なることを特徴とする請
求項２に記載の集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22169793A JP3324219B2 (ja) | 1993-03-05 | 1993-09-07 | 集積回路の製造方法 |
| US08/205,159 US5444000A (en) | 1993-03-05 | 1994-03-03 | Method of fabricating integrated circuit with improved yield rate |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-44876 | 1993-03-05 | ||
| JP4487693 | 1993-03-05 | ||
| JP22169793A JP3324219B2 (ja) | 1993-03-05 | 1993-09-07 | 集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314743A JPH06314743A (ja) | 1994-11-08 |
| JP3324219B2 true JP3324219B2 (ja) | 2002-09-17 |
Family
ID=26384848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22169793A Expired - Fee Related JP3324219B2 (ja) | 1993-03-05 | 1993-09-07 | 集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5444000A (ja) |
| JP (1) | JP3324219B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3274924B2 (ja) * | 1993-12-15 | 2002-04-15 | 株式会社東芝 | 半導体装置のスクリーニング方法 |
| US5693540A (en) * | 1996-04-03 | 1997-12-02 | Altera Corporation | Method of fabricating integrated circuits |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1993
- 1993-09-07 JP JP22169793A patent/JP3324219B2/ja not_active Expired - Fee Related
-
1994
- 1994-03-03 US US08/205,159 patent/US5444000A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06314743A (ja) | 1994-11-08 |
| US5444000A (en) | 1995-08-22 |
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