KR20180095462A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents
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Abstract
반도체 기판에 반도체 장치가 완성되기 전의 제조 공정 중에, 스크리닝 대상의 구조가 형성된 단계에서, 반도체 기판과 게이트 전극막의 사이에 전압을 인가하고, 웨이퍼 단위로 게이트 절연막의 잠재 결함의 스크리닝을 한번에 행하고, 반도체 장치 완성품의 전기 특성 시험시에 초기 불량품으로서 표면화시킨다. 단시간에 확실히 잠재 불량을 스크리닝하고, 또한 반도체 장치의 제조 불량 코스트를 억제하는 반도체 장치의 제조 방법 및 반도체 장치를 제공한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것이며, 특히, 웨이퍼 형상에 있어서의 스크리닝 공정을 갖는 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
반도체 집적회로 등의 MIS 트랜지스터나 MIS 용량 소자로 이루어지는 반도체 장치에 대해서, 게이트 절연막 결함에 기인하는 초기 불량이나 잠재 불량을 포함하는 반도체 장치를 선별하여 없애기 위해서, 적어도 반도체 기판 상에 반도체 장치를 완성시킨 후, 반도체 장치의 기능 확인 시험에 있어서 불량품을 스크리닝하는 공정을 도입하는 경우가 있다.
예를 들면, 얇은 원반 형상인 웨이퍼에 가공된 반도체 기판 위에 형성된 MIS 트랜지스터나 게이트 절연막을 유전체로 한 용량 소자를 포함하는 반도체 장치를 공지의 기술에 의해 형성하고, 적어도 원하는 반도체 장치로서 기능하는 것이 기대되는 상태로 한다.
계속해서, 복수의 반도체 장치가 형성된 웨이퍼 상태인 채, 혹은 개별의 반도체 장치로 가공하여, 반도체 장치가 원하는 기능을 수행하는지의 여부에 대해 전기 특성의 시험을 실시하여 반도체 장치의 양호품과 불량품의 선별을 행한다. 이 전기 특성 시험의 항목의 하나로서, 상술의 게이트 절연막 결함에 기인하는 초기 불량이나 잠재 불량의 스크리닝이 포함된다.
이때, 반도체 장치 완성 시점에서 분명한 결함에 의해 게이트 절연막의 절연성이 손상되어 있는 MIS 트랜지스터나 MIS 용량 소자는, 결함을 갖는 대상 소자의 고 리크 전류 등에 의해 원하는 소자 기능을 수행할 수 없기 때문에, 반도체 장치의 전기 특성 기능 시험에 있어서 초기 불량으로서 표면화시켜 스크리닝하는 것이 가능하다.
한편, 예를 들면 반도체 기판 중의 결정 결함이나 게이트 절연막 형성의 전후 공정에서의 결함에 기인한 절연막의 국소적인 박막부나 오염된 절연막부를 내재한 MIS 트랜지스터나 MIS 용량 소자를 포함하고 있어도, 반도체 장치 완성 시점에서 게이트 절연막의 절연성은 어떻게든 유지되고 있고, 초기 불량으로서 표면화되지 않으면, 상술한 일과성(一過性)의 전기 특성 기능 시험에서는 양호품으로 판정된다. 그러나, 본래 필요한 품질, 예를 들면 절연 내압 및 수명을 확보한 절연막을 구비하고 있지 않기 때문에, 제품 출하 후의 실사용 중에 불량이 표면화되는 잠재 불량을 갖는 반도체 장치가 될 가능성이 높다.
이러한 잠재 불량을 갖는 반도체 장치를 포함하여 출하 전에 스크리닝할 수 있도록, 실제의 동작 상태에 대해, 부하를 크게 함으로써, 고장에 이르는 시간을 가속시킨 번인 시험, 예를 들면 고온하, 비교적 높은 전원 전압하 등에서 일정시간 동작 시험을 행하고, 품질이 낮은 게이트 절연막을 파괴에 이르게 하여 불량으로서 표면화시켜 제거하고 있다(예를 들면, 특허 문헌 1 참조).
그러나, 특허 문헌 1에 나타난 반도체 장치의 제조 방법에서는 이하에 나타내는 결함을 갖는다.
(1) 웨이퍼 프로세스가 종료한 개별 반도체 장치마다 스크리닝을 행하므로, 반도체 장치의 전기 특성 시험 시간이 길어져 버린다.
(2) 완성된 반도체 장치를 구성하는 MIS 트랜지스터 등의 내압, 예를 들면 소스 드레인의 접합 내압에 율속되고 인가 가능한 전압이 비교적 낮아지고, 스크리닝의 전계 가속이 불충분하고, 장시간 인가가 필요하게 되는, 혹은 스크리닝 부족에 의해 잠재 불량이 표면화되지 않는다.
(3) 스크리닝에 의한 불량이 다발한 경우, 단순한 점결함이 아니라 제조 공정 중의 결함에 의한 게이트 절연막의 막질 자체의 열화나 이상이 염려되지만, 반도체 장치 완성품에서의 불량품 배제가 되기 때문에, 불량 코스트가 커진다. 또, 결함의 표면화가 완성품에 따르기 때문에 공정 내 결함을 알아내는 것이 늦어지고, 그 사이, 불량품을 계속 제조해 버릴 가능성이 있다.
그래서 본원 발명에 있어서는, 단시간에 확실히 잠재 불량을 웨이퍼 전체에 있어서 한번에 스크리닝하고, 또한 반도체 장치의 제조 불량 코스트를 억제하는 반도체 장치의 제조 방법을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위해 본 발명에서는, 잠재 불량을 웨이퍼 전체에 있어서 한번에 스크리닝하기 위해, 이하에 기재하는 수단을 취한다.
웨이퍼 형상의 반도체 기판 상에 게이트 절연막과 게이트 전극막을 갖는 반도체 장치의 제조 방법으로서,
상기 웨이퍼 형상의 반도체 기판 상에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막을 포함하는 상기 웨이퍼 형상의 반도체 기판의 전면에 게이트 전극막을 형성하는 공정과,
상기 게이트 전극막을 형성하는 공정 후에, 상기 웨이퍼 형상의 반도체 기판의 전면에 형성되어 있는 상기 게이트 전극막과 상기 웨이퍼 형상의 반도체 기판의 이면 사이에 전위차를 설정하고, 상기 게이트 절연막에 전계를 인가함으로써 상기 게이트 절연막을 스크리닝하는 공정과,
상기 스크리닝을 실시한 상기 웨이퍼 형상의 반도체 기판을 판정하는 공정과,
상기 판정하는 공정 후에, 상기 게이트 전극막을 패터닝하는 공정
을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법으로 했다.
또, 상기 제조 방법에 의해 제조된 반도체 장치로 했다.
상기 수단에 의해, 이하에 기재하는 효과를 얻을 수 있다.
(1) 웨이퍼 단위로 스크리닝을 행하므로 칩당의 실효 스크리닝 테스트 시간이 짧다.
(2) 웨이퍼에는 스크리닝 대상 구조만이 형성되어 있으므로 충분한 전계 가속 조건으로 스크리닝할 수 있고, 필요 이상으로 스크리닝 전압의 장시간 인가를 행할 필요가 없고, 또한, 잠재 결함의 확실한 표면화가 가능해지고 반도체 장치 완성품의 전기 특성 시험시에 초기 불량품으로서 배제할 수 있다.
(3) 반도체 장치의 제조 공정 도중에 스크리닝 결과가 판명되고, 점결함이 아니라 예를 들면 게이트 절연막질의 이상이 있던 경우, 공정 이상을 알아내는 것이 빨라지고 개선 행위를 신속하게 행할 수 있다.
도 1은, 본 발명의 제1의 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 플로우도이다.
도 2는, 본 발명의 제1의 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 3은, 본 발명의 실시 형태에 따른 스크리닝에 있어서의 전류-전압 특성 도이다.
도 4는, 본 발명의 실시 형태에 따른 반도체 기판 단부 및 이면의 게이트 전극막 제거를 설명하는 도면이다.
도 5는, 본 발명의 제2의 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 플로우도이다.
도 6은, 본 발명의 제2의 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 2는, 본 발명의 제1의 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 3은, 본 발명의 실시 형태에 따른 스크리닝에 있어서의 전류-전압 특성 도이다.
도 4는, 본 발명의 실시 형태에 따른 반도체 기판 단부 및 이면의 게이트 전극막 제거를 설명하는 도면이다.
도 5는, 본 발명의 제2의 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 플로우도이다.
도 6은, 본 발명의 제2의 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
이하, 본 발명의 실시의 형태에 대해 도면을 참조하여 설명한다.
도 1은 본 발명의 제1의 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 공정 플로우도이다. 반도체 기판 상에 반도체 장치의 요소가 되는 MIS 트랜지스터나 MIS 용량 소자를 제조함에 있어서, MIS 트랜지스터나 MIS 용량 소자를 구성하는 게이트 절연막 형성 전에 필요한 반도체 장치의 구조를 공지의 기술에 의해 만들어 둔다.
예를 들면 N 채널형 MIS 트랜지스터를 포함하는 반도체 장치를 제조할 때, 우선, P형 반도체 기판(1)을 준비한다. 일반적으로는 얇은 원반 형상인 웨이퍼로 가공된 실리콘으로 이루어지는 반도체 기판을 이용하는 경우가 많다(공정 A).
준비한 P형 반도체 기판 상에, MIS 트랜지스터의 임계값을 소정의 값으로 하기 위해 필요하면 기판보다 고농도의 P형 웰 영역을 불순물 주입이나 확산 공정을 거쳐 형성하거나, MIS 용량 소자의 하부 전극이 되는 반도체 기판 표면을 원하는 극성의 원하는 불순물 농도의 확산층 등을 공지의 기술로 형성하거나, 또한 MIS 트랜지스터나 MIS 용량 소자간의 소자 분리 영역(2)을, 예를 들면 LOCOS나 STI와 같은 기술로 형성한다(공정 B).
다음에, 반도체 기판 전면에 MIS 트랜지스터나 MIS 용량 소자를 구성하는 게이트 절연막(3)을 공지의 기술에 의해 형성한다. 게이트 절연막은, 예를 들면 열산화나 디포지션에 의한 실리콘 산화막이나, 실리콘 질화막, 실리콘 산질화막이나 그 외 절연성을 갖는 막으로, 단층막이나 복층막에 관계없이 게이트 절연막으로서 기능시키는 것이면 무엇이든 되고, 막두께도 MIS 트랜지스터나 MIS 용량 소자의 사양을 만족하는 것이면 제한은 필요없다. 또 이때, 게이트 절연막 형성 전의 세정 등, 필요에 따라서 실시해 둔다(공정 C).
이 게이트 절연막 형성 공정에 있어서, 예를 들면 하지가 되는 반도체 기판 표면에 COP(Crystal Originated Particle) 결함이나 이물이 존재하면, COP 결함이나 이물 부착 개소에 있어서의 게이트 절연막 형성이 저해되고, 잠재 불량의 요인이 되는 원하는 게이트 절연 막두께보다 얇은 막이 국소적으로 형성되어 버린다.
다음에, 게이트 절연막(3) 상에, 게이트 전극막(4)을 반도체 기판 전면에 공지의 기술에 의해 형성한다. 게이트 전극막은, 예를 들면 불순물을 포함한 다결정 실리콘의 막이나, 다결정 실리콘 표면에 고융점 금속막을 형성한 막, 그 외 금속성막 등으로, 단층막이나 복층막에 관계없이 게이트 전극막으로서 기능시키는 것이면 무엇이든 되고, 막두께도 반도체 장치의 원하는 사양을 만족하는 것이면 제한은 필요없다(공정 D).
이 게이트 전극막 형성 공정에 있어서, 예를 들면 하지가 되는 게이트 절연막 표면이나 게이트 절연막과 게이트 전극막의 계면 근방에 이물 등이 있으면, 잠재 불량의 요인이 되는 이물로부터의 오염에 의한 게이트 절연막의 막질의 열화가 발생한다. 또, 게이트 전극막 형성부터 그 이후의 제조 공정에서의 이물로부터 게이트 절연막에 대한 물리 스트레스에 의해 국소적인 게이트 절연막의 박막화 등이 발생하기도 한다.
계속해서, 게이트 전극막(4)의 패터닝 전에 게이트 절연막(3)의 스크리닝을 실시한다. 스크리닝의 방법은, 웨이퍼 형상의 반도체 기판의 이면과 반도체 기판 표면의 전면에 설치된 게이트 전극막을 각각 전극으로 하여, 양 전극에 끼워진 게이트 절연막에 전압을 인가함으로써 행한다. 그때, 반도체 기판인 웨이퍼의 표면 전면에 형성한 게이트 전극막이, 웨이퍼 단부에서 이면으로 돌아들어가는 등 하여 반도체 기판과 쇼트 하지 않도록, 웨이퍼의 표면 단부의 게이트 전극막을 없애거나, 혹은 웨이퍼 단부의 표면으로부터 측면 및 이면에 걸쳐 소자 분리 영역과 동일한 정도의 절연막을 형성하거나 하는 등 해 두는 것이 바람직하다(공정 E).
여기서, 본 발명의 실시 형태에 따른 웨이퍼 단부의 게이트 전극막의 제거에 대해 도 4를 이용하여 설명한다. 도 4(a)에 나타내는 바와 같이, 게이트 절연막(3) 및 게이트 전극막(4)이 표면 및 이면에 적층된 반도체 기판(1)을 이면이 상방이 되도록 배치하여 50rpm 내지 500rpm으로 회전시키면서, 질소 취출 노즐(8)로부터 반도체 기판(1)의 표면의 주위에 질소 가스를 분사한다. 그리고, 반도체 기판(1)의 이면에 폴리실리콘으로 이루어지는 게이트 전극막(4)의 에칭액(7)이 되는 불산과 질산의 혼합액을 적하하면, 반도체 기판(1)의 이면 전체에 퍼지고, 표면의 주변부까지 돌아 들어간다. 이때의 돌아들어가는 양은 반도체 기판(1)의 회전수와 질소 가스의 분사 위치나 분사량 등으로부터 정해진다. 반도체 기판(1)의 이면 및 표면 주변부의 게이트 전극막이 제거되면, 에칭액의 공급을 정지하고, 순수로 반도체 기판(1)을 세정한다.
다음에, 산화막으로 이루어지는 게이트 절연막(3)의 에칭액(7)이 되는 불산, 혹은 BOE(버퍼드 불산)를 반도체 기판(1)의 이면에 적하하면, 반도체 기판(1)의 이면 전체에 퍼지고, 표면의 주변부까지 돌아들어간다.
기판 이면 및 표면 주변부의 게이트 절연막이 제거되면, 에칭액의 공급을 정지하고, 순수로 반도체 기판(1)을 세정하여 건조하고, 도 4(b)에 나타내는 바와 같은, 반도체 기판(1)의 표면 단부 및 이면으로부터 게이트 전극막 및 게이트 절연막을 없앤 반도체 기판(1)을 얻는다. 도 4(b)에 나타내는 바와 같이, 반도체 기판(1) 단면부터 게이트 절연막(3) 단면까지의 게이트 절연막 제거 폭(S2)을, 반도체 기판(1) 단면부터 게이트 전극막(4) 단면까지의 게이트 전극막 제거 폭(S1)보다 작게 함으로써, 후속 공정에서의 결함 발생을 억제할 수 있다.
게이트 절연막 제거 폭(S2)이 게이트 전극막 제거 폭(S1)보다 크면 게이트 전극막(4)이 오버행이 되고, 이 게이트 전극막(4)에 패터닝을 실시하면, 게이트 전극막(4) 단면에서 막의 박리가 발생하고, 이것이 결함이 되어 제품 수율 저하를 초래한다. 상기와 같이, 게이트 절연막 제거 폭(S2)이 게이트 전극막 제거 폭(S1)보다 작게 함으로써 제품 수율 저하를 억제할 수 있다.
또한, 도 2를 이용하여, 본 발명의 제1의 실시 형태에 따른 스크리닝에 있어서의 반도체 기판(1)에 대한 전압 인가 단자의 취하는 방법에 대해 설명한다. 반도체 기판(1)의 이면을 금속제 척(5)에 고정하고, 금속제 척을 한쪽의 전압 인가 단자로 하고, 반도체 기판(1)의 표면측으로부터는 반도체 장치에 접촉시키는 프로브(6), 즉 침 형상의 금속 단자를 게이트 전극막(4)에 접촉시키고, 다른쪽의 전압 인가 단자로 할 수가 있다. 반도체 기판(1)의 표면 근방에는 소자 분리 영역(2)이 설치되고 있고, 반도체 기판(1) 및 소자 분리 영역(2)의 표면과 게이트 전극막(4) 사이에는 게이트 절연막(3)이 설치되어 있다.
이때, 인가 전압의 저하를 초래하는 기생 저항을 최대한 배제하기 위해, 프로버의 금속제 척(5)에 접하는 반도체 기판(1)의 이면에 부착 혹은 형성된 절연물이나 고저항 도전물은 미리 제거해 두는 것이 바람직하다. 또한, 게이트 전극막(4)에 접지시키는 프로브(6)도, 적어도 1개 이상 있으면 전압 인가는 가능하지만, 기생 저항의 영향을 배제하기 위해 반도체 기판(1)의 표면 전면에 형성된 게이트 전극막(4)에 빈틈없이 접지하는 복수개의 프로브를, 예를 들면 0.1~20개/㎠의 밀도로 하는 것이 바람직하다.
또한, 게이트 전극막(4) 표면에 직접 프로브를 접지하기 때문에 게이트 전극막(4)에 상처를 낼 가능성도 있지만, 후술하는 바와 같이, 스크리닝 후에 게이트 전극막의 패터닝을 행하여 게이트 전극을 형성하기 때문에, 미리 프로브의 위치를 게이트 전극막(4)이 패터닝에 의해 제거되는 부분으로 설정해 두면, 반도체 장치 완성품에 대한 상처의 영향을 막을 수 있다.
인가 전압의 극성은, 예를 들면 상술의 N 채널형 MIS 트랜지스터나 P형 하부 전극을 갖는 MIS 용량 소자의 경우, P형 반도체 기판을 그라운드 전압에, 게이트 전극막을 그라운드 전압에 대해 정전압으로 인가해도 스크리닝 효과를 얻을 수 있지만, 게이트 전극막 직하의 반도체 기판 표면이 공핍측이 되고 반도체 기판 표면 농도가 낮으면 공지층이 발생하기 쉽고 스크리닝 효율이 저하하기 때문에, P형 반도체 기판을 그라운드 전압에, 게이트 전극막을 그라운드 전압에 대해 부전압으로 인가함으로써 게이트 전극막 직하의 반도체 기판 표면이 축적측이 되고, 보다 효과적으로 게이트 절연막에 전압을 인가할 수 있으므로 바람직하다.
또한, 본 실시 형태에서는 반도체 기판(1)을 그라운드 전압으로 하여, 게이트 전극막(4)의 극성을 지정한 설명을 하고 있지만, 본질은 반도체 기판(1)과 게이트 전극막(4) 사이의 전위 관계를 유지하면 되고, 게이트 전극막(4)을 그라운드 전압으로 하여, 반도체 기판(1)을 그에 대한 정부(正負) 전압으로 치환해도 동일한 효과를 얻을 수 있다.
게이트 절연막의 파괴 모드에는, 게이트 절연 막두께에 대해서 0~3MV/cm의 저전계에서 파괴하여 초기 불량이 되는 A 모드, 3~8MV/㎝의 중간 정도의 전계에서 파괴하고 잠재 불량이 될 수 있는 B 모드, 8MV/㎝ 이상의 고전계에서 절연막의 진성 절연 내압 한계에 의해 파괴하는 C 모드가 있고, 파괴에 의해 절연성이 없어져 게이트 절연막의 기능을 수행하지 않게 된다.
상술한 잠재 불량이 될 수 있는 국소적인 게이트 절연막의 박막화는, 예를 들면 COP 결함부나 이물 주변 개소에서는 원하는 막두께의 0~80% 정도가 되고, 박막부의 파괴 전계는 정상 막두께부의 0~80%로 진성 절연 내압 한계에 이르게 되고, 결과, 이러한 결함을 갖는 게이트 절연막의 파괴 모드가 A 모드나 B 모드가 된다.
따라서 잠재 불량 부분을 스크리닝하려면, 박막부에 대해서 진성 절연 내압 이상의 전계가 걸리는 전압을 인가하면 되고, 결국은 원하는 게이트 절연 막두께에 대해 3~8MV/㎝의 전계가 되는 전압을 인가하게 되고, 이것은 정상 막두께의 진성 절연 내압 이하이기 때문에 정상 절연막부를 파괴하지 않고, A 모드도 포함한 불량 개소의 스크리닝이 가능해진다.
국소적인 박막화 외, 초기 불량이나 잠재 불량이 될 수 있는 것에 게이트 절연막의 오염 등도 있지만, 절연 막두께가 정상이어도 절연막질이 이상하기 때문에, 상술의 3~8MV/㎝에 상당하는 전압 인가로 스크리닝이 가능하다.
도 3은, 본 발명의 실시 형태에 따른 스크리닝에 있어서의 전류-전압 특성 도이다.
스크리닝 시간은, 상술한 바와 같이 스크리닝 대상부에 그 막두께에 대한 진성 절연 내압 이상의 전압이 인가되면 기본적으로는 순간 파괴에 이르기 때문에 장시간 인가할 필요는 없지만, 스크리닝 대상 박막부의 막두께나 막질 열화 정도가 반도체 기판면 내에서 다르기 때문에, 어느 특정의 스크리닝 전압에서는 파괴에 이르는 시간이 다른 것을 생각할 수 있기 때문에, 예를 들면 0.5msec~20sec 정도 인가하면 된다.
스크리닝에 의해 잠재 불량 개소의 파괴가 진행되면 절연성이 없어지는 개소가 증가하기 때문에, 예를 들면 인가 시간에 대한 반도체 기판에 대한 전압 인가 단자와 게이트 전극에 대한 전압 인가 단자간의 전류를 모니터하면, 도 3의 그래프의 실선으로 나타내는 바와 같이, 어느 인가 시간까지 전류가 증가하고, 불량 개소의 스크리닝이 완료하여 인가 전압에 견딜 수 있는 정상부만이 남은 시점에서 전류값은 포화한다. 따라서, 이 전류를 모니터하고, 포화에 이른 것을 스크리닝 완료 시점이라고 판단할 수 있다.
다시, 도 1을 이용하여 공정 플로우를 설명한다. 상술한 바와 같이, 소정의 인가 시간 내에 전류값이 포화하는 경우는 다음의 판정 공정(공정 F)에 있어서 양호 웨이퍼로 판정한다. 또, 최적인 스크리닝 전압을 인가하고 있음에도 불구하고, 도 3의 그래프의 점선으로 나타내는 바와 같이, 이 전류가 인가 시간에 대해 계속 증가하여 포화하지 않고 끝없이 파괴가 계속되는 경우, 당해 반도체 장치 기판 전체의 절연막질 이상이나 결함이 대량으로 발생하고 있다고 판단할 수 있고, 제조 공정 도중의 당해 반도체 기판을 불량 웨이퍼로 판정하고, 그 시점에서 웨이퍼 폐기(공정 G)를 행하면 불량품의 유출이 일어나지 않는 것은 물론, 완성품의 폐기는 아니기 때문에 불량 코스트를 억제할 수 있다. 또한, 제조 공정 내 이상의 발견이 앞당겨지기 때문에 이상의 조사, 유출 방지책, 개선 활동을 보다 신속하게 실시할 수가 있다.
구체적으로는, 스크리닝 후의 판정 공정(공정 F)에서 웨이퍼마다 반도체 기판에 대한 전압 인가 단자와 게이트 전극에 대한 전압 인가 단자간의 전류가 포화하는지의 여부에 따라 OK/NG를 판정하고, 불량 웨이퍼를 폐기하게 된다(공정 G). 1로트 내의 웨이퍼 폐기 장수가 다수, 예를 들면, 로트 내의 불량 웨이퍼의 비율이 20% 이상인 경우는 웨이퍼 단위의 폐기가 아니라, 동시 처리한 로트 혹은 동시 처리한 배치 전체를 폐기하는 것으로 해도 된다. 예를 들면, 카세트 내에 수납되는 25장을 1로트로 하여, 산화 확산로에서는 150장(6로트에 상당)이 동시 처리된다고 하면, 이 150장이 1배치가 되고, 이 동시 처리된 1배치 전체에 피해가 미친다고 생각되는 경우는 전체 폐기가 된다.
또, 웨이퍼 폐기가 다수에 걸치는 경우는, 웨이퍼의 COP 결함 기인 이외의 원인, 즉, 처리한 공정 자신에게도 원인이 있다고 생각되고, 게이트 절연막 형성 공정이나 게이트 전극막 형성 공정 등 스크리닝 이전의 개별 공정을 대상으로 하여 오염 상황을 확인하고, 오염 원인을 제거할 필요가 있다. 공정의 오염을 조사하는 방법으로서는 CV 측정이나 라이프 타임 측정, 그리고 파티클 체크 등이 일반적이다.
오염 상황의 확인이 되는 데로, 원인 공정으로부터 오염 원인을 제거함과 더불어, 원인 공정을 통과한 후속 로트를 멈추고, 폐기 혹은 구제 등의 처치를 행한다. 상기에서는, 로트 내의 불량 웨이퍼의 비율이 20% 이상인 경우에 로트(배치) 폐기로 하는 예의 설명을 행했지만, 상기 비율은 각 제품이나 프로세스에 있어서 적절히 결정되는 값이다. 그러나, 적어도 로트 내의 불량 웨이퍼의 비율이 50% 이상이면, 로트(배치) 폐기로 하고, 개별 공정의 오염 상황의 확인을 해야한다. 또, 불량 웨이퍼의 비율이 설정된 소정치 이하여도 오염 상황을 확인하고, 특정된 오염 원인에 따라 로트(배치) 폐기의 필요 여부의 판단을 하는 것이어도 된다.
이상에서는, 판정 공정에서 NG가 된 경우, 웨이퍼 폐기라는 예에 대해 설명했지만, 가능하면, 반도체 기판 표면의 게이트 전극막 및 게이트 절연막을 박리하여 재생한다는 처치를 취해도 된다. 즉, 막박리 후에, 게이트 절연막 및 게이트 전극막을 재차 성막하고, 스크리닝한다고 하는 방법이다. 이러한 방법을 적용할 수 있는 디바이스는 한정되지만, 이로 인해 웨이퍼의 폐기율을 억제하는 것이 가능해진다. 또한, 본 방법에 있어서도 오염 원인의 특정과 오염 원인의 제거, 그리고 후속 로트에 대한 대응을 행하는 것은 당연하다.
본 실시 형태의 스크리닝 대상은 반도체 기판 전면의 게이트 절연막의 결함이므로, 스크리닝에서의 결함부 파괴에 따른 통전량은 꽤 많아질 가능성이 있기 때문에, 스크리닝 실시에 있어서는, 상정되는 통전량을 충분히 커버할 수 있는 전류 공급 능력을 가진 전원 장치를 사용하고, 통전에 의한 스크리닝 인가 전압의 저하를 일으키지 않도록 배려하는 것이 필요하다.
이상 설명한 대로, 본 실시 형태의 게이트 절연막의 스크리닝에 의해, 초기 불량을 포함하는 잠재 불량이 되는 결함 개소가 파괴되어 절연성을 잃고, 반도체 기판과 게이트 전극막간이 도통 상태가 된다.
다음에, 게이트 전극막의 패터닝을 공지의 기술에 의해 행하고, 원하는 게이트 전극을 형성한다(공정 H).
계속해서, MIS 트랜지스터나 MIS 용량 소자 등 필요한 소자를 구성하는 소스 드레인, 층간막, 배선이나 보호막 등을 공지의 기술로 형성하여 반도체 장치를 완성시킨다(공정 I).
이후, 완성한 반도체 장치의 전기 특성 시험을 행하게 되지만, 초기 불량을 포함하는 잠재 불량이 되는 개소는 반도체 기판과 게이트 전극간이 쇼트 상태로 표면화되어 있기 때문에, 특히 스크리닝을 행하지 않아도 동작 불량, 스탠바이 전류나 동작 전류 이상으로서 초기 검지하여 배제가 가능해진다. 전기 특성 시험에 합격하여 웨이퍼 프로세스에 있어서의 반도체 장치의 완성이 된다(공정 J).
이상 제1의 실시 형태에서는, 게이트 절연막이 한 종류만 형성되는 제조 공정을 대상으로 했지만, 실제의 반도체 집적회로에서는 복수 종류, 예를 들면 막두께나 막조성이 다른 게이트 절연막을 혼재한 소자를 형성하는 일도 많고, 그러한 경우에도 대응한 제2의 실시 형태를 설명한다.
도 5는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법을 나타내는 플로우도이다. 반도체 기판 상에 반도체 장치의 요소가 되는 MIS 트랜지스터나 MIS 용량 소자를 제조함에 있어서, MIS 트랜지스터나 MIS 용량 소자를 구성하는 게이트 절연막 형성 전에 필요한 반도체 장치의 구조를 공지의 기술에 의해 만들어 둔다.
공정 K 및 공정 L은, 상술한 제1의 실시 형태의 도 1의 공정 A 및 공정 B와 같으므로 설명은 생략한다.
다음에, 반도체 기판(1) 전면에 MIS 트랜지스터나 MIS 용량 소자를 구성하는 제1의 게이트 절연막(3)을 공지의 기술에 의해 형성한다. 이 제1의 게이트 절연막은, 예를 들면 열산화나 디포지션에 의한 실리콘 산화막이나, 실리콘 질화막, 실리콘 산질화막이나 그 외 절연성을 갖는 막으로, 단층막이나 복층막에 관계없이 제1의 게이트 절연막으로서 기능하는 것이면 무엇이든 되고, 막두께도 MIS 트랜지스터나 MIS 용량 소자의 사양을 만족하는 것이며 제한은 필요없다. 또 이때, 제1의 게이트 절연막 형성 전의 세정 등을 필요에 따라서 실시해 둔다(공정 M).
이 제1의 게이트 절연막 형성 공정에 있어서, 예를 들면 하지가 되는 반도체 기판 표면에 COP(Crystal Originated Particle) 결함이나 이물이 존재하면, COP 결함이나 이물 부착 개소에 있어서의 제1의 게이트 절연막 형성이 저해되고, 잠재 불량의 요인이 되는 국소적으로 원하는 제1의 게이트 절연막 두께보다 얇은 막이 형성되어 버린다.
다음에, 제1의 게이트 절연막(3) 상에, 제1의 게이트 전극막(4)을 반도체 기판 전면에 공지의 기술에 의해 형성한다. 제1의 게이트 전극막은, 예를 들면 불순물을 포함한 다결정 실리콘으로 이루어지는 막이나, 다결정 실리콘 표면에 고융점 금속막을 형성한 막, 그 외 금속성막 등으로, 단층막이나 복층막에 관계없이 제1의 게이트 전극막으로서 기능시키는 것이면 무엇이든 되고, 막두께도 반도체 장치의 원하는 사양을 만족하는 것이면 제한은 필요없다(공정 N).
이 제1의 게이트 전극막 형성 공정에 있어서, 예를 들면 하지가 되는 제1의 게이트 절연막 표면이나 제1의 게이트 절연막과 제1의 게이트 전극막의 계면 근방에 이물 등이 있으면, 잠재 불량의 요인이 되는 이물로부터의 오염에 의한 제1의 게이트 절연막의 막질의 열화가 발생한다. 또, 제1의 게이트 전극막 형성부터 그 이후의 제조 공정에서의 이물로부터 제1의 게이트 절연막에 대한 물리 스트레스에 의해 제1의 게이트 절연막의 국소적인 박막화 등이 발생하기도 한다.
계속해서, 제1의 게이트 전극막(4)의 패터닝 전에 제1의 게이트 절연막(3)의 스크리닝을 실시한다. 스크리닝의 방법은, 웨이퍼 형상의 반도체 기판의 이면과 반도체 기판 표면의 전면에 설치된 제1의 게이트 전극막을 각각 전극으로 하여, 양 전극에 끼워진 제1의 게이트 절연막에 전압을 인가함으로써 행한다. 그때, 반도체 기판인 웨이퍼의 표면 전면에 형성한 제1의 게이트 전극막이, 웨이퍼 단부에서 이면으로 돌아들어가는 등 하여 반도체 기판과 쇼트하지 않도록, 웨이퍼의 표면 단부의 제1의 게이트 전극막을 없애거나, 혹은 웨이퍼 단부의 표면으로부터 측면 및 이면에 걸쳐 소자 분리 영역과 동일한 정도의 절연막을 형성하거나 하는 등을 해두는 것이 바람직하다(공정 O).
본 발명의 실시 형태에 따른 웨이퍼 단부의 제1의 게이트 전극막의 제거에 대해서는 제1의 실시의 형태에서 도 4를 사용하여 설명한 것을 그대로 적용할 수 있다.
또한, 본 발명의 제2의 실시 형태에 따른 제1의 게이트 절연막의 스크리닝에 있어서의 반도체 기판(1)에 대한 전압 인가 단자의 취하는 방법에 대해서는 제1의 실시의 형태에서 도 2를 이용하여 설명한 것을, 스크리닝의 판정에 대해서는 도 3을 이용하여 설명한 것을 그대로 적용할 수 있다.
다시, 도 5를 이용하여 공정 플로우를 설명한다. 상술의 도 3의 설명과 같이, 소정의 인가 시간 내에 전류값이 포화하는 경우는 다음의 판정 공정(공정 P)에 있어서 양호 웨이퍼로 판정한다. 또, 최적인 스크리닝 전압을 인가하고 있음에도 불구하고, 도 3의 그래프의 점선으로 나타내는 바와 같이, 이 전류가 인가 시간에 대해 계속 증가하고 포화하지 않고 끝없이 파괴가 계속되는 경우, 당해 반도체 장치 기판 전체의 절연막질 이상이나 결함이 대량으로 발생하고 있다고 판단할 수 있고, 제조 공정 도중의 당해 반도체 기판을 불량 웨이퍼로 판정하고, 그 시점에서 웨이퍼 폐기(공정 Q)를 행하면 불량품의 유출이 일어나지 않는 것은 물론, 완성품의 폐기는 아니기 때문에 불량 코스트를 억제할 수 있다. 또한, 제조 공정 내 이상의 발견이 앞당겨지기 때문에 이상의 조사, 유출 방지책, 개선 활동을 보다 신속하게 실시할 수 있다.
구체적으로는, 스크리닝 후의 판정 공정(공정 P)에서 웨이퍼마다 반도체 기판에 대한 전압 인가 단자와 제1의 게이트 전극에 대한 전압 인가 단자간의 전류가 포화하는지의 여부에 따라 OK/NG를 판정하고, 불량 웨이퍼를 폐기하게 된다(공정 Q). 1로트 내의 웨이퍼 폐기 장수가 다수, 예를 들면, 로트 내의 불량 웨이퍼의 비율이 20% 이상인 경우는 웨이퍼 단위의 폐기가 아니라, 동시 처리한 로트 혹은 동시 처리한 배치 전체를 폐기하는 것으로 해도 된다. 예를 들면, 카세트 내에 수납되는 25장을 1로트로 하여, 산화 확산로에서는 150장(6로트에 상당)이 동시 처리된다고 하면, 이 150장이 1배치가 되고, 이 동시 처리된 1배치 전체에 피해가 미친다고 생각되는 경우는 전체 폐기가 된다.
또, 웨이퍼 폐기가 다수에 걸치는 경우는, 웨이퍼의 COP 결함 기인 이외의 원인, 즉, 처리한 공정 자신에게도 원인이 있다고 생각되고, 제1의 게이트 절연막 형성 공정이나 제1의 게이트 전극막 형성 공정 등 스크리닝 이전의 개별 공정을 대상으로 하여 오염 상황을 확인하고, 오염 원인을 제거할 필요가 있다. 공정의 오염을 조사하는 방법으로서는 CV 측정이나 라이프 타임 측정, 그리고 파티클 체크 등이 일반적이다.
오염 상황의 확인이 되는 데로, 원인 공정으로부터 오염 원인을 제거함과 더불어, 원인 공정을 통과한 후속 로트를 멈추고, 폐기 혹은 구제 등의 처치를 행한다. 상기에서는, 로트 내의 불량 웨이퍼의 비율이 20% 이상인 경우에 로트(배치) 폐기로 하는 예의 설명을 행했지만, 그 비율은 각 제품이나 프로세스에 있어서 적절히 결정할 수 있는 값이다. 그러나, 적어도 로트 내의 불량 웨이퍼의 비율이 50% 이상이면, 로트(배치) 폐기로 하고, 개별 공정의 오염 상황의 확인을 해야 한다. 또, 불량 웨이퍼의 비율이 설정된 소정치 이하여도 오염 상황을 확인하고, 특정된 오염 원인에 따라 로트(배치) 폐기의 필요 여부의 판단을 하는 것이어도 상관없다.
이상에서는, 판정 공정(공정 P)에서 NG가 된 경우, 웨이퍼 폐기한다는 예에 대해 설명했지만, 가능하면, 반도체 기판 표면의 제1의 게이트 전극막 및 제1의 게이트 절연막을 박리하여 재생한다는 처치를 취해도 된다. 즉, 막박리 후에, 제1의 게이트 절연막 및 제1의 게이트 전극막을 재차 성막하고, 스크리닝한다는 방법이다. 이러한 방법을 적용할 수 있는 디바이스는 한정되지만, 이로 인해 웨이퍼의 폐기율을 억제하는 것이 가능해진다. 또한, 본 방법에 있어서도 오염 원인의 특정과 오염 원인의 제거, 그리고 후속 로트에 대한 대응을 행하는 것은 당연하다.
본 실시 형태의 스크리닝 대상은 반도체 기판 전면의 게이트 절연막의 결함이므로, 스크리닝에서의 결함부 파괴에 의한 통전량은 꽤 많아질 가능성이 있기 때문에, 스크리닝 실시에 있어서는, 상정되는 통전량을 충분히 커버할 수 있는 전류 공급 능력을 가진 전원 장치를 사용하고, 통전에 의한 스크리닝 인가 전압의 저하를 일으키지 않도록 배려하는 것이 필요하다.
이상 설명한 바와 같이, 본 제2의 실시 형태의 제1의 게이트 절연막의 스크리닝에 의해, 초기 불량을 포함하는 잠재 불량이 되는 결함 개소가 파괴되어 절연성을 잃고, 반도체 기판과 제1의 게이트 전극막간이 도통 상태가 된다.
다음에, 제1의 게이트 전극막(4)의 패터닝을 공지의 기술에 의해 행하고, 원하는 제1의 게이트 전극을 형성한다(공정 R). 이 단계에서, 도 6에 나타내는 바와 같은 제1의 게이트 절연막(3)과 제1의 게이트 전극막(4)을 구비하는 제1의 소자 영역(21)이 형성된다.
계속해서, 도 5에서는, 다른 종의 게이트 절연막의 형성이 필요한지 판단하는 공정을 나타내고 있다(공정 S). 제2의 실시 형태에서는 막두께나 막조성이 다른 게이트 절연막을 혼재한 소자를 형성하는 경우에 대한 적용을 개시하므로, 여기는 YES라고 판단한다. 적어도 혼재하고 싶은 다른 종의 게이트 절연막을 형성하고 싶은 영역에 잔존하는, 전 공정에서 형성한 제1의 게이트 절연막(3)을 제거한다(공정 T).
제1의 게이트 절연막(3)의 제거에 있어서, 적어도 제1의 게이트 절연막(3)을 필요로 하는 영역은 패터닝 후의 제1의 게이트 전극막(4)으로 덮여 있기 때문에, 제1의 게이트 전극막(4)을 전기적 동작이나 품질에 문제가 없도록 남긴 다음, 또한 불필요해지는 제1의 게이트 절연막(3)을 제거하는데 충분한 공지의 드라이 에치 혹은 웨트 에치 조건으로 반도체 기판 전면을 처리하는 것이 가능하다. 혹은, 패터닝 후의 제1의 게이트 전극(4) 단부에 있어서의 제1의 게이트 절연막(3)에 대한 드라이 에치의 플라즈마 데미지나, 웨트 에치에 의한 침식을 방지하기 위해, 공지의 기술에 의해 포토레지스트의 패터닝에 의해, 혼재하는 다른 종의 게이트 절연막을 형성할 필요가 있는 영역만을 선택적으로 개구한 상태, 혹은 다른 종의 게이트 절연막을 형성할 필요가 없는 곳을 보호한 상태로 반도체 기판 표면으로부터 선택적으로 제1의 게이트 절연막(3)을 제거해도 된다.
다음에, 도 5에 나타내는 바와 같이, 반도체 기판(1) 전면에 MIS 트랜지스터나 MIS 용량 소자를 구성하는, 막두께나 막조성이 다른 제2의 게이트 절연막(8)을 공지의 기술에 의해 형성한다. 이 제2의 게이트 절연막은, 예를 들면 열산화나 디포지션에 의한 실리콘 산화막이나, 실리콘 질화막, 실리콘산 질화막이나 그 외 절연성을 갖는 막으로, 단층막이나 복층막에 관계없이 제2의 게이트 절연막으로서 기능시키는 것이면 무엇이든 되고, 막두께도 MIS 트랜지스터나 MIS 용량 소자의 사양을 만족하는 것이면 제한은 필요없다. 또 이때, 제2의 게이트 절연막 형성 전의 세정 등을 필요에 따라서 실시해 둔다(공정 M).
공정 M의 제2의 게이트 절연막(8)의 형성에 의해, 패터닝 후의 제1의 게이트 전극막(4)의 표면에도 제2의 게이트 절연막(8)이 형성되어 있다.
이 제2의 게이트 절연막(8) 형성 공정에 있어서도, 예를 들면 하지가 되는 반도체 기판 표면에 COP(Crystal Originated Particle) 결함이나 이물이 존재하면, COP 결함이나 이물 부착 개소에 있어서의 제2의 게이트 절연막 형성이 저해되고, 잠재 불량의 요인이 되는 국소적으로 원하는 제2의 게이트 절연 막두께보다 얇은 막이 형성되어 버린다.
다음에, 제2의 게이트 절연막(8) 상에, 제2의 게이트 전극막(9)을 반도체 기판 전면에 공지의 기술에 의해 형성한다. 제2의 게이트 전극막은, 예를 들면 불순물을 포함하는 다결정 실리콘으로 이루어지는 막이나, 다결정 실리콘 표면에 고융점 금속막을 형성한 막, 그 외 금속성막 등으로, 단층막이나 복층막에 관계없이 제2의 게이트 전극막으로서 기능시키는 것이면 무엇이든 되고, 막두께도 반도체 장치의 원하는 사양을 만족하는 것이면 제한은 필요없다(공정 N).
공정 M의 제2의 게이트 전극막(9)의 형성에 의해, 패터닝 후의 제1의 게이트 전극막(4)과 제2의 게이트 전극막(9)은 제2의 게이트 절연막(8)에 의해 절연된 상태로 되어 있다.
이 제2의 게이트 전극막 형성 공정에 있어서, 예를 들면 하지가 되는 제2의 게이트 절연막 표면이나 제2의 게이트 절연막과 제2의 게이트 전극막의 계면근방에 이물 등이 있으면, 잠재 불량의 요인이 되는 이물로부터의 오염에 의한 게이트 절연막의 막질의 열화가 발생한다. 또, 게이트 전극막 형성부터 그 이후의 제조 공정에서의 이물로부터 제2의 게이트 절연막에 대한 물리 스트레스에 의해 제2의 게이트 절연막의 국소적인 박막화 등이 발생하기도 한다.
계속해서, 제2의 게이트 전극막(9)의 패터닝 전에 제2의 게이트 절연막(8)의 스크리닝을 실시한다. 스크리닝의 방법은, 웨이퍼 형상의 반도체 기판의 이면과 반도체 기판 표면의 전면에 설치된 제2의 게이트 전극막을 각각 전극으로 하여, 양 전극에 끼워진 제2의 게이트 절연막에 전압을 인가함으로써 행한다. 그때, 반도체 기판인 웨이퍼의 표면 전면에 형성한 제2의 게이트 전극막이, 웨이퍼 단부에서 이면으로 돌아들어가는 등 하여 반도체 기판과 쇼트하지 않도록, 웨이퍼의 표면 단부의 제2의 게이트 전극막을 없애거나, 혹은 웨이퍼 단부의 표면으로부터 측면 및 이면에 걸쳐 소자 분리 영역과 동일한 정도의 절연막을 형성하거나 하는 등 해두는 것이 바람직하다(공정 O).
본 발명의 실시 형태에 따른 웨이퍼 단부의 제2의 게이트 전극막의 제거에 대해서는 제1의 실시의 형태에서 도 4를 사용하여 설명한 것을 그대로 적용할 수 있다.
또한, 도 6을 이용하여, 본 발명의 제2의 실시 형태에 따른 스크리닝에 있어서의 반도체 기판(1)에 대한 전압 인가 단자의 취하는 방법에 대해서 설명한다. 반도체 기판(1)의 이면을 금속제 척(5)에 고정하고, 금속제 척을 한쪽의 전압 인가 단자로 하고, 반도체 장치 표면측으로부터도 반도체 장치에 접촉시키는 프로브(6), 즉 침 형상의 금속 단자를 제2의 게이트 전극막(9)에 접촉시키고, 다른 쪽의 전압 인가 단자로 하고, 제2의 게이트 절연막(8)에 전압을 인가하여 스크리닝 할 수 있다.
이때, 인가 전압의 저하를 초래하는 기생 저항을 최대한 배제하기 위해, 프로버의 금속제 척(5)에 접하는 반도체 기판(1)의 이면에 부착 혹은 형성된 절연물이나 고저항 도전물은 미리 제거해 두는 것이 바람직하다. 또한, 제2의 게이트 전극막(4)에 접지시키는 프로브(6)도, 적어도 1개 이상 있으면 전압 인가는 가능하지만, 기생 저항의 영향을 배제하기 위해 반도체 기판(1)의 표면 전면에 형성된 제2의 게이트 전극막(9)에 빈틈없이 접지하는 복수개의 프로브를, 예를 들면 0.1~20개/㎠의 밀도로 하는 것이 바람직하다.
또한, 제2의 게이트 전극막(9) 표면에 직접 프로브를 접지하기 위해 제2의 게이트 전극막(9)에 상처를 남겨 버릴 가능성도 있지만, 후술하는 바와 같이, 스크리닝 후에 제2의 게이트 전극막의 패터닝을 행하여 제2의 게이트 전극을 형성하기 위해, 미리 프로브의 위치를 제2의 게이트 전극막(9)이 패터닝에 의해 제거되는 부분으로 설정해 두면, 반도체 장치 완성품에 대한 상처의 영향을 막을 수 있다.
인가 전압의 극성은, 예를 들면 상술의 N 채널형 MIS 트랜지스터나 P형 하부 전극을 갖는 MIS 용량 소자의 경우, P형 반도체 기판을 그라운드 전압에, 제2의 게이트 전극막을 그라운드 전압에 대해 정전압으로 인가해도 스크리닝 효과를 얻을 수 있지만, 제2의 게이트 전극막 직하의 반도체 기판 표면이 공핍측이 되고, 반도체 기판 표면 농도가 낮으면 공핍층이 발생하기 쉽고 스크리닝 효율이 저하하기 때문에, P형 반도체 기판을 그라운드 전압에, 제2의 게이트 전극막을 그라운드 전압에 대해 부전압으로 인가함으로써 제2의 게이트 전극막 직하의 반도체 기판 표면이 축적측이 되고, 보다 효과적으로 제2의 게이트 절연막에 전압을 인가할 수 있으므로 바람직하다.
또한, 본 실시 형태에서는 반도체 기판(1)을 그라운드 전압으로 하여, 제2의 게이트 전극막(9)의 극성을 지정한 설명을 하고 있지만, 발명의 본질은 반도체 기판(1)과 제2의 게이트 전극막(9) 사이의 전위 관계를 유지하면 되고, 제2의 게이트 전극막(9)을 그라운드 전압으로 하여, 반도체 기판(1)을 그에 대해 정부 전압으로 치환해도 동일한 효과를 얻을 수 있다.
게이트 절연막의 파괴 모드에는, 게이트 절연 막두께에 대해서 0~3MV/㎝의 저전계에서 파괴되고 초기 불량이 되는 A 모드, 3~8MV/㎝의 중간 정도의 전계에서 파괴되고 잠재 불량이 될 수 있는 B 모드, 8 MV/㎝ 이상의 고전계에서 절연막의 진성 절연 내압 한계에 의해 파괴되는 C 모드가 있고, 파괴에 의해 절연성이 없어져 게이트 절연막의 기능을 수행하지 않게 된다.
상술한 잠재 불량이 될 수 있는 국소적인 게이트 절연막의 박막화는, 예를 들면 COP 결함부나 이물 주변 개소에서는 원하는 막두께의 0~80% 정도가 되고, 박막부의 파괴 전계는 정상 막두께부의 0~80%로 진성 절연 내압 한계에 이르게 되고, 결과, 이러한 결함을 갖는 게이트 절연막의 파괴 모드가 A 모드나 B 모드가 된다.
따라서 잠재 불량 부분을 스크리닝하려면, 박막부에 대해서 진성 절연 내압 이상의 전계가 걸리는 전압을 인가하면 되고, 결국은 원하는 게이트 절연 막두께에 대해 3~8MV/㎝의 전계가 되는 전압을 인가하게 되고, 이것은 정상 막두께의 진성 절연 내압 이하이기 때문에 정상 절연막부를 파괴하지 않고, A 모드도 포함한 불량 개소의 스크리닝이 가능해진다.
국소적인 박막화 외, 초기 불량이나 잠재 불량이 될 수 있는 것에 게이트 절연막의 오염 등도 있지만, 절연 막두께가 정상이어도 절연막질이 이상이기 때문에, 상술의 3~8MV/㎝에 상당하는 전압 인가로 스크리닝이 가능하다.
여기서 제2의 게이트 절연막 스크리닝시의 제1의 게이트 절연막(4)에 대한 영향에 대해 설명한다. 반도체 기판(1)의 표면 근방에는 소자 분리 영역(2)이 설치되어 있고, 반도체 기판(1) 및 소자 분리 영역(2)의 표면에 있는 스크리닝이 끝난 제1의 게이트 절연막(3)은 패터닝된 제1의 게이트 전극막(4)으로 덮이고, 또한 제1의 게이트 전극막은 제2의 게이트 절연막(8)을 개재하여 제2의 게이트 전극막(9)에 절연된 상태로 덮여 있다. 한편, 반도체 기판(1) 및 소자 분리 영역(2)의 표면에 형성되고 스크리닝 미실시의 제2의 게이트 절연막(8)의 표면은 제2의 게이트 전극막(9)으로 직접 덮여 있다. 이로 인해 스크리닝 미실시의 제2의 게이트 절연막(8)에 대해서는 반도체 기판(1)과 제2의 게이트 전극막(9)의 사이에 인가한 전압이 제2의 게이트 절연막(8)에 직접 인가되지만, 제1의 게이트 절연막(3)에 대해서는, 제2의 게이트 전극막(9)에 대한 인가 전압에 대한 제1의 게이트 전극막(4)의 전압은 제2의 게이트 절연막에 의해 인가 전압이 용량 분할되고 스크리닝 조건의 전압에 대해 낮은 전압밖에 인가되지 않기 때문에, 스크리닝이 끝난 게이트 절연막에 대한 과잉인 전압 스트레스에 의한 마모 고장의 발생을 방지할 수 있다.
또, 제1의 게이트 전극막(4)과 제2의 게이트 전극막(9)을 각각 하층, 상층 전극으로 하고, 제2의 게이트 절연막을 용량 절연막으로 하는 용량 소자를 적극적으로 반도체 장치 내에서 사용하는 경우, 본 공정의 스크리닝에 의해, 제2, 제1의 게이트 전극막간에 약간 저하한다고는 말할 수 있고 전압이 인가되기 때문에, 용량 소자의 초기 불량 스크리닝을 겸하는 것도 가능하다.
또한, 본 발명의 제2의 실시 형태에 따른 스크리닝의 판정에 대해서는 도 3을 이용하여 설명한 것을 그대로 적용할 수 있다.
다시, 도 5를 이용하여 공정 플로우를 설명한다. 상술의 도 3의 설명과 같이, 소정의 인가 시간 내에 전류값이 포화하는 경우는 다음의 판정 공정(공정 P)에 있어서 양호 웨이퍼로 판정한다. 또, 최적인 스크리닝 전압을 인가하고 있음에도 불구하고, 도 3의 그래프의 점선으로 나타내는 바와 같이, 이 전류가 인가 시간에 대해 계속 증가해 포화하지 않고 끝없이 파괴가 계속되는 경우, 당해 반도체 장치 기판 전체의 절연막질 이상이나 결함이 대량으로 발생하고 있다고 판단할 수 있고, 제조 공정 도중의 당해 반도체 기판을 불량 웨이퍼로 판정하고, 그 시점에서 웨이퍼 폐기(공정 Q)를 행하면 불량품의 유출이 일어나지 않는 것은 물론, 완성품의 폐기는 아니기 때문에 불량 코스트를 억제할 수 있다. 또한, 제조 공정 내 이상의 발견이 빨라지기 때문에 이상의 조사, 유출 방지책, 개선 활동을 보다 신속하게 실시할 수 있다.
다음에, 제2의 게이트 전극막(9)의 패터닝을 공지의 기술에 의해 행하고, 원하는 제2의 게이트 전극을 형성한다(공정 R). 이 단계에서, 도 6에 나타내는 바와 같은 제1의 게이트 절연막(3)과 제1의 게이트 전극막(4)을 구비하는 제1의 소자 영역(21)에 더하여, 제2의 게이트 절연막(8)과 제2의 게이트 전극막(9)을 구비하는 제2의 소자 영역(22)이 형성된다.
계속해서, 도 5에서, 제3, 제4, 제n번째의 다른 종의 게이트 절연막이 혼재되는 경우, 공정 S에서의 YES 판단에 의해 공정 M으로부터 공정 T를 필요 회수 반복하면 되고, 반복의 공정 내에 있어서의 반도체 장치의 제조 방법은, 상술에서 설명한 내용을 반복해서 적용시킬 수 있다. 도시되어 있지 않지만, 제3, 제4, 제n번째의 다른 종의 게이트 절연막이 혼재되는 경우는, 그에 따라, 제３ 소자 영역, 제４ 소자 영역, 제n의 소자 영역이 동일 반도체 기판 내에 형성되게 된다.
여기서, 제2의 게이트 절연막의 스크리닝에서 설명한 바와 같이, 먼저 형성되고 스크리닝이 끝난 게이트 절연막에 대해서는, 후속의 스크리닝시 전압은 금속 척(5)과 프로브(6)에 인가되는 전압보다 낮아진다고 설명했지만, 스크리닝이 끝난 게이트 절연막에 대한 과잉 전압 스트레스를 보다 효과적으로 방지하기 위해, 본 발명의 반도체 장치의 제조 방법에 있어서, 제1부터 제n번째의 게이트 절연막은 막두께가 두꺼운 것부터 얇은 것, 혹은 스크리닝 전압이 높은 것부터 낮은 것을 형성하도록 하는 편이 좋다.
최종적으로 필요한 회수, 공정 M부터 공정 T를 반복한 후, MIS 트랜지스터나 MIS 용량 소자 등 필요한 소자를 구성하는 소스 드레인, 층간막, 배선이나 보호막 등을 공지의 기술로 형성하여 반도체 장치를 완성시킨다(공정 U).
이 후, 완성한 반도체 장치의 전기 특성 시험을 행하게 되지만, 초기 불량을 포함하는 잠재 불량이 되는 개소는 반도체 기판과 게이트 전극간이 쇼트 상태로 표면화되어 있기 때문에, 특히 스크리닝을 행하지 않아도 동작 불량, 스탠바이 전류나 동작전류 이상으로 하여 초기 검지하고 배제가 가능해진다. 전기 특성 시험에 합격하여 웨이퍼 프로세스에 있어서의 반도체 장치의 완성이 된다(공정 V).
본 실시 형태의 스크리닝에 있어서의 인가 전압의 극성에 대해서, 상술의 예에서는 P형 반도체 기판 중의 N채널형 MIS 트랜지스터를 주예로 들었지만, 실제의 반도체 장치에서는, P 채널형 MIS 트랜지스터를 포함하고 있어, 게이트 절연막의 아래가 N형 확산층이 되고, P형 확산층과 혼재하는 경우가 많다. 예를 들면 P형 반도체 기판 중에 N 채널형과 P 채널형의 MIS 트랜지스터가 혼재하는 경우, P형 반도체 기판 중에 N형 확산층에 의한 웰을 형성하여 P 채널형 MIS 트랜지스터의 기판으로 하지만, 이 상태로 P형 반도체 기판을 그라운드 전압에, 게이트 전극막을 그라운드 전압에 대해 정전압으로 인가하면, P형 반도체 기판과 N형 웰층간의 확산 전위 상승에 의해 N형 웰의 전위가 상승하고, 게이트 전극막과 N형 웰간의 게이트 절연막에는 원하는 스크리닝 전압을 인가할 수 없다. 그래서 P형 반도체 기판을 그라운드 전압에, 게이트 전극막을 그라운드 전압에 대해 부전압으로 인가하면, P형 반도체 기판과 N형 웰간의 전위차는 순방향 전압 강하에 의해 0.5V 정도로 억제되기 때문에, 게이트 전극막과 N형 웰의 게이트 절연막에 충분한 스크리닝 전압을 인가할 수 있다.
마찬가지로, N형 반도체 기판 중에 P 채널형과 N 채널형의 MIS 트랜지스터가 혼재하는 경우는, N형 반도체 기판 중에 P형 웰 확산층을 형성하여 N 채널형 MIS 트랜지스터의 기판으로 하므로, 반도체 기판을 그라운드 전압으로 하고, 게이트 전극막을 그라운드 전압에 대해 정전압으로 인가하면, 순방향 전압 강하에 의해 N형 반도체 기판과 P형 웰간의 전위차가 0.5V 정도로 억제되기 때문에, 게이트 전극막과 P형 웰의 게이트 절연막에 충분한 스크리닝 전압을 인가할 수 있다.
MIS 용량 소자에 대해서도 마찬가지로 P형 반도체 기판에 N형 확산층의 하부 전극을 갖는 MIS 용량 소자가 혼재하는 경우는 반도체 기판을 그라운드 전압으로 하고 게이트 전극막을 그라운드 전압에 대해 부전압으로 하면 되고, N형 반도체 기판에 P형 확산층의 하부 전극을 갖는 MIS 용량 소자가 혼재하는 경우는 반도체 기판을 그라운드 전압으로 하고 게이트 전극막을 그라운드 전압에 대해 정전압으로 하면 된다. 실시 형태에서는 반도체 기판을 그라운드 전압으로 하여, 게이트 전극막의 극성을 지정한 설명을 하고 있지만, 발명의 본질은 반도체 기판과 게이트 전극막간의 전위 관계를 유지하는 것이며, 게이트 전극막을 그라운드 전압으로 하여, 반도체 기판을 그에 대해 정부 전압으로 치환해도 같은 효과를 얻을 수 있다.
본 발명의 핵심은, 반도체 기판 상에 게이트 절연막과, 게이트 절연막 상이며 반도체 기판 전면에 형성된 게이트 전극막을 갖는 구조에 있어서 스크리닝을 실시하는 것이므로, 당해 구조가 형성되어 있으면, 그 전후 혹은 도중의 제조 방법이나 구조로 전혀 한정되는 것이 아닌 것은 명백하다.
1: 반도체 기판
2: 소자 분리 영역
3, 8: 게이트 절연막 4, 9: 게이트 전극막
5: 프로버의 금속제 척 6: 프로브
7: 에칭액 8: 질소 취출 노즐
21: 제1의 소자 영역 22: 제2의 소자 영역
S1: 게이트 전극막 제거 폭 S2: 게이트 절연막 제거 폭
3, 8: 게이트 절연막 4, 9: 게이트 전극막
5: 프로버의 금속제 척 6: 프로브
7: 에칭액 8: 질소 취출 노즐
21: 제1의 소자 영역 22: 제2의 소자 영역
S1: 게이트 전극막 제거 폭 S2: 게이트 절연막 제거 폭
Claims (15)
- 웨이퍼 형상의 반도체 기판 상에 게이트 절연막과 게이트 전극막을 갖는 반도체 장치의 제조 방법으로서,
상기 웨이퍼 형상의 반도체 기판 상에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막을 포함하는 상기 웨이퍼 형상의 반도체 기판의 전면(全面)에 게이트 전극막을 형성하는 공정과,
상기 게이트 전극막을 형성하는 공정 후에, 상기 웨이퍼 형상의 반도체 기판의 전면에 형성되어 있는 상기 게이트 전극막과 상기 웨이퍼 형상의 반도체 기판의 이면 사이에 전위차를 설정하고, 상기 게이트 절연막에 전계를 인가함으로써 상기 게이트 절연막을 스크리닝하는 공정과,
상기 스크리닝을 실시한 상기 웨이퍼 형상의 반도체 기판을 판정하는 공정과,
상기 판정하는 공정 후에, 상기 게이트 전극막을 패터닝하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 청구항 1에 있어서,
상기 게이트 전극막을 형성하는 공정과 상기 스크리닝하는 공정 사이에, 상기 웨이퍼 형상의 반도체 기판의 이면 및 표면 주변부에 형성된 상기 게이트 전극막과 상기 게이트 절연막을 제거하는 공정을 구비하고, 상기 제거하는 공정에 있어서는, 상기 웨이퍼 형상의 반도체 기판의 단면부터 상기 게이트 절연막의 단면까지의 게이트 절연막 제거 폭을 상기 웨이퍼 형상의 반도체 기판의 단면부터 상기 게이트 전극막의 단면까지의 게이트 전극막 제거 폭보다 작게 하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 청구항 1에 있어서,
상기 판정하는 공정은, 상기 전계의 인가 시간에 대한 상기 반도체 기판과 상기 게이트 전극막의 사이에 흐르는 전류가 소정의 인가 시간까지 포화하는 경우를 양호 웨이퍼로 판정하고, 포화하지 않는 경우를 불량 웨이퍼로 판정하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 청구항 1에 기재된 반도체 장치의 제조 방법에 의해 제조된 반도체 장치.
- 청구항 2에 있어서,
상기 판정하는 공정은, 상기 전계의 인가 시간에 대한 상기 반도체 기판과 상기 게이트 전극막의 사이에 흐르는 전류가 소정의 인가 시간까지 포화하는 경우를 양호 웨이퍼로 판정하고, 포화하지 않는 경우를 불량 웨이퍼로 판정하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 청구항 2에 기재된 반도체 장치의 제조 방법에 의해 제조된 반도체 장치.
- 청구항 3에 있어서,
상기 불량 웨이퍼의 비율이 소정치 이상인 경우, 상기 불량 웨이퍼와 동시 처리된 로트, 혹은 배치를 폐기하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 청구항 3, 청구항 5, 청구항 7 중 어느 한 항에 있어서,
상기 불량 웨이퍼의 비율이 소정치 이상인 경우, 상기 불량 웨이퍼가 통과한 개별 공정에 있어서 오염 원인의 특정과 제거를 하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 청구항 3, 청구항 5, 청구항 7 중 어느 한 항에 기재된 반도체 장치의 제조 방법에 의해 제조된 반도체 장치.
- 표면 및 이면을 갖는 웨이퍼 형상의 반도체 기판과,
상기 반도체 기판의 상기 표면에만 설치된 게이트 절연막과,
상기 반도체 기판의 상기 표면에 있어서, 상기 게이트 절연막 상에 설치된 게이트 전극막을 가지며,
상기 반도체 기판의 상기 표면에 있어서, 상기 웨이퍼 형상의 반도체 기판의 단면부터 상기 게이트 절연막의 단면까지의 게이트 절연막이 제거되어 있는 영역의 폭이 되는 게이트 절연막 제거 폭이, 상기 웨이퍼 형상의 반도체 기판의 단면부터 상기 게이트 전극막의 단면까지의 게이트 전극막이 제거되어 있는 영역의 폭이 되는 게이트 전극막 제거 폭보다 작은 것을 특징으로 하는 반도체 장치. - 웨이퍼 형상의 반도체 기판 상에 게이트 절연막과 게이트 전극막을 갖는 반도체 장치의 제조 방법으로서,
상기 웨이퍼 형상의 반도체 기판 상에 제1의 게이트 절연막을 형성하는 공정과,
상기 제1의 게이트 절연막을 포함하는 상기 웨이퍼 형상의 반도체 기판의 전면에 제1의 게이트 전극막을 형성하는 공정과,
상기 제1의 게이트 전극막을 형성하는 공정 후에, 상기 웨이퍼 형상의 반도체 기판의 전면에 형성되어 있는 상기 제1의 게이트 전극막과 상기 웨이퍼 형상의 반도체 기판의 이면 사이에 전위차를 설정하고, 상기 제1의 게이트 절연막에 전계를 인가함으로써 상기 제1의 게이트 절연막을 스크리닝하는 공정과,
상기 스크리닝을 실시한 상기 웨이퍼 형상의 반도체 기판을 판정하는 공정과,
상기 판정하는 공정 후에, 상기 제1의 게이트 전극막을 패터닝하는 공정과,
상기 제1의 게이트 전극막을 패터닝하는 공정 후에, 상기 웨이퍼 형상의 반도체 기판의 전면에 형성되어 있는 상기 제1의 게이트 절연막을, 적어도 제2의 게이트 절연막을 형성하고자 하는 영역으로부터 제거하는 공정과,
상기 제1의 게이트 절연막을 제거한 후, 상기 웨이퍼 형상의 반도체 기판 상에 제2의 게이트 절연막을 형성하는 공정과,
상기 제2의 게이트 절연막을 포함하는 상기 웨이퍼 형상의 반도체 기판의 전면에 제2의 게이트 전극막을 형성하는 공정과,
상기 제2의 게이트 전극막을 형성하는 공정 후에, 상기 웨이퍼 형상의 반도체 기판의 전면에 형성되어 있는 상기 제2의 게이트 전극막과 상기 웨이퍼 형상의 반도체 기판의 이면 사이에 전위차를 설정하고, 상기 제2의 게이트 절연막에 전계를 인가함으로써 상기 제2의 게이트 절연막을 스크리닝하는 공정과,
상기 스크리닝을 실시한 상기 웨이퍼 형상의 반도체 기판을 판정하는 공정과,
상기 판정하는 공정 후에, 상기 제2의 게이트 전극막을 패터닝하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 청구항 11에 있어서,
또한, 상기 제2의 게이트 전극막을 패터닝하는 공정 후에, 먼저 형성된 게이트 절연막의 제거와,
상기 웨이퍼 형상의 반도체 기판 상에 새로운 게이트 절연막을 형성하는 공정과,
상기 새로운 게이트 절연막을 포함하는 상기 웨이퍼 형상의 반도체 기판의 전면에 새로운 게이트 전극막을 형성하는 공정과,
상기 새로운 게이트 전극막을 형성하는 공정 후에, 상기 웨이퍼 형상의 반도체 기판의 전면에 형성되어 있는 상기 새로운 게이트 전극막과 상기 웨이퍼 형상의 반도체 기판의 이면 사이에 전위차를 설정하고, 상기 새로운 게이트 절연막에 전계를 인가함으로써 상기 새로운 게이트 절연막을 스크리닝하는 공정과,
상기 스크리닝을 실시한 상기 웨이퍼 형상의 반도체 기판을 판정하는 공정과,
상기 판정하는 공정 후에, 상기 새로운 게이트 전극막을 패터닝하는 공정
을 복수회 반복하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 청구항 11 또는 청구항 12에 있어서,
상기 복수회 반복하여 형성되는 게이트 절연막이, 제1의 게이트 절연막보다 제2의 게이트 절연막의 두께가 얇아지도록, 혹은 나중에 형성되는 게이트 절연막의 두께가 보다 얇아지도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법. - 청구항 11 또는 청구항 12에 있어서,
상기 반복하여 형성된 게이트 절연막의 스크리닝 전압이, 제1의 게이트 절연막의 스크리닝시보다 제2의 게이트 절연막의 스크리닝시 쪽이 높아지도록, 혹은 나중에 형성되는 게이트 절연막의 스크리닝시 쪽이 보다 높아지도록 인가되는 것을 특징으로 하는 반도체 장치의 제조 방법. - 청구항 11 또는 청구항 12에 기재된 반도체 장치의 제조 방법에 의해 제조된 반도체 장치.
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Legal Events
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Comment text: [Withdrawal of Procedure relating to Patent, etc.] Withdrawal (Abandonment) Patent event code: PC12021R01D Patent event date: 20201026 |
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