JP2013120875A - 半導体ウエハのテスト方法 - Google Patents

Abstract

【課題】製造バラつきを含んだウェハに対して、適切な電圧印加時間を与えて、劣化性不良モードの検出可能な半導体ウエハのテスト方法を提供する。
【解決手段】複数のチップを有する半導体ウエハの前記チップに高電圧を所定の試験時間内に複数回印加するとともに前記印加毎にリーク電流値を測定し、該リーク電流値が前記測定毎に増加しているか否かを判定し、増加がなくなりかつ該測定されたリーク電流値が所定の規格値以下の場合前記チップのテストを終了する半導体ウエハのテスト方法。
【選択図】図２

Description

本発明は、半導体ウエハテストに有効な技術に関する。

半導体ウエハのテストは高電圧の負荷をかけて行っており、品種毎に高電圧の印加時間を固定している。

また、試験時間は品種毎に少量のサンプルにて試験時間を振った実験を行い、印加時間と不良チップ数の関係から最小二乗法を用いて品質目標を満たすスクリーニング時間を品種毎に算出していた。判定は、高電圧印加後の電流値が規格を満たしているかどうかで判定している。

従来の半導体ウエハをテストする方法として、例えば特許第３６６６１９２号（特許文献1）に示すように、ステージ上に配置された半導体ウエハ上に試験用プローブを配置してこれらプローブと半導体ウエハの電極とを非接触の状態でこれらの間に高電圧のバイアスを印加するストレス試験バーイン試験が記載されている。

特許第３６６６１９２号公報

前記した半導体ウエハのテスト方法は、製造バラつきを含んだウェハに対しては必ずしも適切な印加時間になっておらず、試験時間の時長や、品質的な面からも問題が有ると本発明者は考えた。さらに、劣化性不良モードの検出が完全には出来ていないと思われる点も発明者は指摘した。

又、前記特許文献1にはこのような本発明者が指摘した問題点やその解決策については記載がない。

従って、劣化性不良モードの検出が確実に出来かつ試験時間の短縮を行える半導体ウエハのテスト方法が要求される。

その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、複数のチップを有する半導体ウエハの前記チップに高電圧を所定の試験時間内に複数回印加するとともに前記印加毎にリーク電流値を測定し、該リーク電流値が前記測定毎に増加しているか否かを判定し、増加がなくなりかつ該測定されたリーク電流値が所定の規格値以下の場合前記チップのテストを終了する半導体ウエハのテスト方法。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、劣化性不良モードの検出が確実に出来る半導体ウエハのテスト方法を得ることができる。

又、試験時間の短縮を行える半導体ウエハのテスト方法を得ることができる。

このようなテスト方法により、良品チップの分類及び品質判定の精度が向上する。

実施の形態に係わる半導体ウエハのテスト方法の試験時間とリーク電流の関係を示す図である。 実施の形態に係わる半導体ウエハのテスト方法のフローを示す図である。 実施の形態に係わる図２のフローにおけるＳ２、Ｓ４、Ｓ７、Ｓ１０の各電流測定間の差分判定の概略図である。 従来法と本実施の形態それぞれの電流値と試験時間との相関図である。 試験チップの試験時間によるリーク電流値の推移及び本実施の形態と従来方法での判定の比較結果を示す説明図である。 従来の半導体ウエハのテスト方法を示すフロー図である。

以下、図面を参照して実施の形態を詳細に説明する。同一のものについては、原則として同一の符号を付している。

図１は、試験時間とリーク電流の関係を示す図である。同図に示すように、高電圧印加時間を細かく区切り（Ｔ_０〜Ｔ_４）、各ポイントでリーク電流の値（Ｉ_０〜Ｉ_４）を測定する。

そしてリーク電流が飽和したポイントで試験終了とし、チップごとに各ポイントでの電流値と飽和したポイント（時間）を出力する。

チップとしての判定基準はリーク電流値と試験時間の両方に規格を設けて判定する。

従来ではリーク電流が飽和していなくても、ある設けられた測定ポイントで規格を満たしていればＰＡＳＳ判定となってしまう為、劣化性の見られるチップを完全に検出するのが不可能であったが、本発明によれば、劣化性不良モードの検出が確実に出来るという効果がある。

またリーク電流が飽和した時点で試験ストップとなるため、特異なチップを除いた殆ど全てのチップでの試験時間が短縮されるため、テスト時間（試験時間）の短縮を行うことができる。

図２は、本実施の形態に係わる半導体ウエハのテスト方法のフローを示す図である。

同図からわかるように、Ｓ１に示すように、高電圧ＨＶＳを印加（ＨＶＳ印加０）し、Ｓ２のようにリーク電流（Ｉ_０）を測定する。

そして、Ｓ３で次の高電圧ＨＶＳを印加（ＨＶＳ印加１）し、Ｓ４でリーク電流（Ｉ_１）を測定する。

そして、Ｓ５に示すように、Ｉ_０とＩ_１との差異及びＩ_１とＳＰＥＣとの差異を比較してＩ_１―Ｉ_０≒０でかつＩ_１＜ＳＰＥＣか否かの判定を行い、ＹＥＳの場合はＰＡＳＳ判定をして該当チップの試験は終了とする。

又、ＮＯの場合は、次工程に進み、Ｓ６のように第２の高電圧ＨＶＳを印加（ＨＶＳ印加２）し、Ｓ７でリーク電流（Ｉ２）を測定する。

そして、Ｓ８に示すように、Ｉ_１とＩ_２との差異及びＩ_２とＳＰＥＣとの差異を比較してＩ_２―Ｉ_１≒０でかつＩ_２＜ＳＰＥＣＴか否かの判定を行い、ＹＥＳの場合はＰＡＳＳ判定をして該当チップの試験は終了とする。

又、ＮＯの場合は、次工程に進みＳ９、Ｓ１０に示すように、高電圧ＨＶＳの印加（ＨＶＳ印加ｎ）を行い、そのつどリーク電流（Ｉ_ｎ）を測定する。

そして、所定回数（ｎ回）後Ｓ１１に示すように、Ｉ_ｎ―Ｉ_ｎ−１≒０でかつＩ_ｎ＜ＳＰＥＣか否かの判定を行い、この条件を満足しない場合は、ＦＡＩＬ判定とする。満足する場合は、ＰＡＳＳ判定となる。

このような実施の形態では、高電圧の印加時間を細かく分け、その都度電流値を測定し、電流値が規格値を満たしていることに加え、高電圧印加前後で電流値が増加しているかどうかをも判定基準に加えている。

そのため、従来よりも高電圧印加時間が大幅に短くても電流値が規格内であり、かつ高電圧印加前後で電流値が増加していなければ劣化性は無いと判断し試験終了となる。逆に電流値が規格内であっても高電圧を印加するたびに電流値が増加するものは後工程での不良につながる可能性があると判断し、そのチップは処置対象ロットとする。

図３は、図２に示すフローのうちＳ２、Ｓ４、Ｓ７、Ｓ１０それぞれの電流（値）測定による差分判定について記載したものである。すなわち、高電圧印加を数回に区切り、その都度リーク電流値を測定することにより差分判定を行うものであり、それにより電流値が増加しているか否かを確認するものである。

次に、図４は、ウエハ一枚におけるチップ全数の試験とその結果を横軸に試験時間を縦軸にリーク電流値をとり表したものである。（ａ）は従来法に基づいた試験結果で（ｂ）本発明の実施形態に沿った試験結果を表す。

同図からわかるように、従来（ａ）では高電圧印加時間を固定していたため、規格内であれば劣化性があるモードでもＰＡＳＳ判定となっていた。

一方、本実施の形態（ｂ）によれば、高電圧印加時間を細かく分けかつ差分判定を行うため、劣化性のあるモードも検出が可能となる。従って、スクリーニング精度が向上する。

図5は、試験チップの試験時間によるリーク電流値の推移図及び本実施の形態と従来方法での判定の比較を示す図である。

同図の点線に示すようなリーク電流値の推移の場合は、従来法ではＰＡＳＳであっても、本発明ではＦＡＩＬとなる。

図６は、従来の半導体ウエハのテスト方法を示すフロー図である。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

Ｔ_０、Ｔ_１、Ｔ_２、Ｔ_３、Ｔ_４ 高電圧印加時間
Ｉ_０、Ｉ_１、Ｉ_２、Ｉ_３、Ｉ_４ リーク電流値
Ｓ１、Ｓ３、Ｓ６ 高電圧（ＨＶＳ）印加
Ｓ２、Ｓ４、Ｓ７、Ｓ１０ リーク電流の測定
Ｓ５、Ｓ８、Ｓ１１ ＰＡＳＳか否かの判定
ＳＰＥＣ 規格値

Claims (4)

1. 複数のチップを有する半導体ウエハの前記チップに高電圧を印加して前記ウエハに形成された複数チップをテストする方法において、前記高電圧を所定の試験時間内に複数回前記チップに印加するとともに前記印加毎にリーク電流値を測定し、該リーク電流値が前記測定毎に増加しているか否かを判定し、増加がなくなりかつ該測定されたリーク電流値が所定の規格値以下の場合前記チップのテストを終了する半導体ウエハのテスト方法。
2. 前記高電圧を印加する回数は、任意の回数とし、その範囲は、所定規格の試験時間内とする請求項１記載の半導体ウエハのテスト方法。
3. 前記所定規格の試験時間においても前記測定されたリーク電流値が増加している場合は、該当チップを不良と判定する請求項１記載の半導体ウエハのテスト方法。
4. 前記リーク電流値が前記測定毎に増加しているか否かの判定は測定時の直前の測定によるリーク電流値との差分判定により行う請求項１記載の半導体ウエハのテスト方法。

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