JP2010278073A - 半導体集積回路、半導体集積回路の検査装置、及び検査方法 - Google Patents

Abstract

【課題】接触等の測定不具合による特定の半導体集積回路チップへの不良集中による歩留まりの低下を防ぐ方法の提供。
【解決手段】各々半導体ウェハ１１１上に形成された単一のチップを検査するための複数セットのプローブ群１０５と、当該プローブ群１０５を保持するプローブカード１０４と、プローブ群１０５がそれぞれ半導体ウェハ１１１上の対応するチップ電極に接触するようにプローブカード１０４を移動させる制御部１１０と、プローブカード１０４を通じて複数チップの電気的試験を同時に行うＬＳＩテスタ１０１からの個々の良否判定結果を検知する検知部１０７とを設ける。制御部１１０は、検知部１０７が複数セットのプローブ群１０５のうちいずれかでチップの不良を検知した場合に、検査に使用したセット以外のセットのプローブ群を使用して再検査するように、半導体ウェハ１１１に対してプローブカード１０４を相対的に移動させる。
【選択図】図１

Description

本発明は、半導体ウェハ上に形成された複数個の半導体集積回路の電気的試験を同時に行うとき、検査不具合による不良品判定を減少させ、かつ、検査効率の低下を最小限に止めるための半導体集積回路、半導体集積回路の検査装置、及び検査方法に関するものである。

昨今、ウェハの大口径化が進み、１ウェハあたりの半導体集積回路の数は増加の傾向にある。更に、検査時間、コストを削減するため、複数個の半導体集積回路について、同時に電気的試験を行うという検査方法も一般的である。

ウェハ上に形成された複数個の半導体集積回路の電気的試験を同時に行う場合、従来は、検査装置が認識した未検査領域内の半導体集積回路に対して、プローブカードが持つ、各々単一の半導体集積回路を検査するための複数セットのプローブ群を、対応する半導体集積回路上に形成された電極（パッド）に接触させ、複数個の半導体集積回路の電気的試験を同時に行っている。

１度目の測定が終了した後、検査進行方向に対して、次の未検査領域内の半導体集積回路に対し電気的試験を行い、以降、順次それを繰り返し、ウェハ上に形成された全ての半導体集積回路に対して試験を行っている。

ところが、ウェハの大口径化に伴い、１ウェハの電気的試験を行うために、プローブがパッドに接触する回数も増大している。

更に微細化が進み、パッドサイズ、開口部も縮小しており、よってプローブカード上のプローブ自身も細くなりつつある。パッドへの接触回数の増加、プローブが細くなることによるパッドアルミ酸化物等の異物付着が昨今、問題となっている。

例えば、複数個同時測定を実施している途中において、プローブカードが持つ複数セットのプローブ群のうち、いずれか１セットに、なんらかの要因で不良が多発した場合、例えば、プローブ針先に、パッドとの接触時に発生したアルミ酸化物等の異物が付着した結果、接触状態が悪化し、不良が多発した場合等、本来は良品である半導体集積回路が不良品と判定されてしまう場合（測定不具合）があった。

このような測定不具合を防止する手段として、従来は、連続して不良が発生した場合、自動で半導体集積回路の検査装置を停止させることによって、プローブ先端異物の除去をマニュアルで操作可能にしている。また、一定間隔で針先研磨によるクリーニングを実施している。

また、不良判定チップを再検査して救済する場合、従来技術では、チップの良品又は不良品の判定結果とともに当該チップのウェハ上での位置情報を併せた検査結果を記録しておき、ウェハ上に形成された全チップの検査終了後（１回目の測定）に、記録された検査結果を読み出して不良品判定チップのみ再検査する（２回目の測定）ようにしたウェハの試験方法が一般的である。この場合、１回目の測定終了後、一旦検査装置が停止し、マニュアルによって２回目の測定を開始する必要があった。

更に、単に再検査を行うだけではなく、異物付着による接触要因が考えられる場合には、２回目の検査実行前に、プローブカードのクリーニングを実行する、また複数個同時測定時の再検査においては、良品判定率が最も高いプローブを使うといった半導体集積回路の検査装置も知られている（特許文献１参照）。

特開２００４−５５８３７号公報

しかしながら、従来の半導体集積回路の検査装置において、研磨により針先の異物が除去できなかった場合、また測定不具合の原因が針先への異物付着による接触悪化ではなく、プローブカードが持つ固有の電気的特性に起因する、例えば、ノイズやクロストーク等の場合には、針先研磨だけでは、測定不具合を改善することができず、結果として特定プローブ群で測定した半導体集積回路に不良が集中し、本来良品であるはずの半導体集積回路を不良判定し、歩留まりを落とし、生産性を低下させている。

従来は、接触不具合が原因であった場合でも連続して不良が発生したときのみに対応しており、したがって、所定の連続不良数に到達するまでの間は、良品を不良品として判定される半導体集積回路が少なくとも連続不良数だけ発生してしまうという問題があった。

再検査についても、１回目の測定が終了した後、装置停止したうえ、マニュアルによって、不良品チップに対しての２回目の検査を実施する。そのため、装置停止、マニュアル作業によって、検査効率が低下し、結果として生産性低下を招く。

また、針先研磨を実行する間隔を極短く設定することで、連続不良の発生を未然に防ぐこと、また連続不良発生数を少なく抑えることが可能となるが、それを実行することで、プローブにとっては、過剰な針先研磨を実行することにもなり、プローブカードの寿命を短くするといった課題もあった。

特許文献１に開示された検査装置であっても、上記同様、再検査や、プローブカードのクリーニングは、１ウェハ全ての検査が終了した後に行われるため、その間は、接触が悪化したまま測定することとなり、測定不具合が発生した直後に、それらの行為が行われるわけではなく、結果として生産性の低下を招くことは避けられない。

本発明の目的は、複数個同時測定時において接触等の測定不具合による、特定の半導体集積回路への不良集中による歩留まりの低下を防ぐ、半導体集積回路、半導体集積回路の検査装置、及び検査方法を提供することにある。

前記目的を達成するため、本発明に係る半導体集積回路の検査装置は、各々半導体ウェハ上に形成された単一の半導体集積回路を検査するための複数セットのプローブ群と、前記複数セットのプローブ群を保持するプローブカードと、前記プローブカード上の複数セットのプローブ群がそれぞれ前記半導体ウェハ上の対応する半導体集積回路のチップ電極に接触するように、前記半導体ウェハに対して前記プローブカードを相対的に移動させる制御部と、前記プローブカードを通じて前記半導体ウェハ上の複数個の半導体集積回路の電気的試験を同時に行うＬＳＩテスタからの個々の良否判定結果を検知する検知部とを有し、前記制御部は、前記検知部が前記複数セットのプローブ群のうちいずれかのセットのプローブ群で半導体集積回路の不良を検知した場合に、検査に使用したセット以外のセットのプローブ群を使用して再検査するように前記半導体ウェハに対して前記プローブカードを相対的に移動させることを特徴とする半導体集積回路の検査装置である。

また、本発明に係る第１の半導体集積回路は、全ての信号端子に３ステート状態に設定可能な入出力バッファが接続されている半導体集積回路であって、前記半導体集積回路の所定の検査時において前記入出力バッファが出力状態に設定されることを特徴とする半導体集積回路である。

また、本発明に係る第２の半導体集積回路は、検査専用の出力バッファを備えた半導体集積回路であって、前記半導体集積回路の所定の検査時において全ての入力端子が前記出力バッファに接続されることを特徴とする半導体集積回路である。

また、本発明に係る第３の半導体集積回路は、入力端子を備えた半導体集積回路であって、前記半導体集積回路が備える全ての入力端子が、所定の検査時において近隣の出力バッファ又は出力状態に設定された入出力バッファのいずれかに接続されることを特徴とする半導体集積回路である。

また、本発明に係る半導体集積回路の検査方法は、半導体集積回路の接触敏感端子に関連する良否判定を行うことを特徴とする半導体集積回路の検査方法である。

以上説明したように、本発明の半導体集積回路、半導体集積回路の検査装置、及び検査方法によれば、半導体ウェハにおける複数個同時測定において、不良品判定となった半導体集積回路に対し、良品判定をしたプローブを用いた再検査の実施や、不良項目が接触敏感端子の不良であった場合に限って再検査を実施することを可能とし、更に再検査を行いながら、未検査領域の検査も同時に進行することで、検査効率の低下を最小限に防ぎながら、検査不具合による歩留まりの低下を防ぐことが可能となる。

また、検査用プローブカードのクリーニングも最適に行うことが可能となり、上記と併せて実施することで、より効率的な検査を実現し、生産性を向上することができる。

本発明の第１の実施形態に係る半導体集積回路の検査装置を示す概略的な構成図である。 図１の検査装置の概略フローチャートである。 図２中の再検査処理の第１の詳細例を示すフローチャートである。 図２中の再検査処理の第１の詳細例を説明するための被検査ウェハの平面図である。 図２中の再検査処理の第２の詳細例を示すフローチャートである。 図２中の再検査処理の第２の詳細例を説明するための被検査ウェハの平面図である。 図２中の再検査処理の第３の詳細例を示すフローチャートである。 図２中の再検査処理の第４の詳細例を示すフローチャートである。 図２中の再検査処理の第５の詳細例を示すフローチャートである。 本発明の第２の実施形態に係る半導体集積回路の回路図である。 本発明の第３の実施形態に係る半導体集積回路の回路図である。 本発明の第４の実施形態に係る半導体集積回路の回路図である。

図１は、本発明の第１の実施形態に係る半導体集積回路の検査装置を示す概略的な構成図である。図１の検査装置は、半導体ウェハ１１１上に形成された複数個の半導体集積回路（チップ）の電気的試験を同時に行う装置であって、各々単一のチップを検査するための複数セットのプローブ群１０５と、これら複数セットのプローブ群１０５を保持するプローブカード１０４と、このプローブカード１０４とチップ電極とを接触させるようステージ１０６を移動させる制御部１１０と、プローブ群１０５からテストボード１０３とテスタヘッド１０２とを通じてチップ検査を行うＬＳＩテスタ１０１からの良否判定結果を検知する検知部１０７とを有している。１０８は記憶部、１０９は研磨装置であるが、これらについては後述する。

図２は、図１の検査装置を用いて１枚のウェハ上に形成された複数個のチップの電気的試験を同時に行う場合、その同時測定検査の開始から完了までを概略フローチャートで示している。

まず、ウェハ上の１列に並ぶ複数チップに対して、ある電気的試験の同時測定検査を開始する（ステップ１４０１）。

同時測定検査の結果、不良判定されたチップが検知される（ステップ１４０２）と、別の複数個のチップの同時測定検査を実行しながら、不良判定されたチップについて再検査処理が実施される（ステップ１４０３）。ウェハ上にある全てのチップに対して検査が完了したかどうかを検知して（ステップ１４０５）、完了していなければ次の検査未領域の測定へ移行し、別の複数個のチップに対して同時測定検査が実施される（ステップ１４０４）。

また、あるタイミングで同時測定検査された複数個のチップが全て良品、あるいは全て不良品であった場合、次の検査未領域の測定へ移行し、別の複数個のチップに対して同時測定検査が実施される（ステップ１４０４）。不良判定されたチップが検知される（ステップ１４０２）と、上記と同様にステップ１４０３で再検査処理が実施される。検知されなかった場合、ウェハ上にある全てのチップに対して検査が完了したかどうかを検知して（ステップ１４０５）、完了していなければ次の検査未領域の測定へ移行し、別の複数個のチップに対して同時測定検査が実施される（ステップ１４０４）。

以上のとおり、本発明では、１枚のウェハ上に形成された複数個のチップの同時測定検査を実行しながら検査効率を下げることなく、ある同時測定内に不良判定となったチップについて再検査処理を実施することを特徴としている（ステップ１４０３）。

図３は、図２中の再検査処理（ステップ１４０３）の第１の詳細例を示すフローチャートである。図４は、図２中の再検査処理の第１の詳細例について示した動作図である。ここで、図４に例示した４セットのプローブ群１０５を用いれば、ウェハのＸ軸方向に１列に並ぶ４チップを同時測定検査することが可能である。ただし、ここでは１列に並んだ４セットのプローブ群１０５を有するプローブカードを取り上げているが、並び方、同時測定可能なチップ数は、この限りではない。

まず、図４の８０２に示す１回目の測定単位、すなわちウェハ上に示すアドレス（Ｘ２，Ｙ９）、（Ｘ３，Ｙ９）、（Ｘ４，Ｙ９）、（Ｘ５，Ｙ９）上の計４チップに対し、同時に検査を実施する。その時、アドレス（Ｘ５，Ｙ９）上の１チップが、４セットのプローブ群１０５のうちプローブＤで検査を行った結果、不良品判定であったとする。この判定結果を検知部１０７は検知する（ステップ１４０２）。

制御部１１０は、２回目の測定単位として、１回目の検査で不良品判定であった、アドレス（Ｘ５，Ｙ９）上の１チップに対し、２回目の検査の際には、１回目の検査でアドレス（Ｘ２，Ｙ９）上の１チップの測定に用いたプローブＡを使って検査するよう、ステージ１０６を制御し、ウェハ１１１を移動させる（ステップ２０２）。その後、プローブＡを用いて再検査を行う（ステップ２０３）。

このような動作をさせることで、プローブＤが、例えば、プローブ先端への異物付着に起因する測定不具合であった場合、従来では本来は良品かもしれないチップを不良判定してしまい、生産性を低下させるが、本発明によれば、プローブＡを使って、継続した検査の流れの中で再検査を行うことで、測定不具合発生直後に、判定結果が良品判定となることが期待される。

なお、再検査の際に使用されるプローブは検査効率をできるだけ下げないようにステージ１０６が制御されてウェハ１１１を移動させることにより適宜選択される。

本実施形態においてプローブＡが選択されれば、アドレス（Ｘ５，Ｙ９）上のチップの再検査と同時にアドレス（Ｘ６，Ｙ９）、（Ｘ７，Ｙ９）、（Ｘ８，Ｙ９）上にある３チップの同時測定も実施できるので、効率良く検査を実施することができる。

図５は、図２中の再検査処理（ステップ１４０３）の第２の詳細例を示すフローチャートである。図６は、図２中の再検査処理の第２の詳細例について示した動作図である。

図６にて９０２に示す１回目の測定単位、ウェハ上に示すアドレス（Ｘ２，Ｙ９）、（Ｘ３，Ｙ９）、（Ｘ４，Ｙ９）、（Ｘ５，Ｙ９）上の計４チップに対し、同時に検査を実施し、その時、アドレス（Ｘ２，Ｙ９）上の１チップが、４セットのプローブ群１０５のうちプローブＡで検査を行い、不良品判定であったとする。その時の検査進行方向は、９０４である。不良品判定されたチップがプローブ群１０５の中心位置より検査進行方向に向かって前方のプローブで判定されなかった場合、判定結果を検知部１０７は検知し（ステップ３０２）、制御部１１０は、２回目の検査の際には、進行方向の最先端までウェハ１１１を一旦移動させ、２回目の検査単位として９０３で示す、ウェハ上に示すアドレス（Ｘ１１，Ｙ９）、（Ｘ１２，Ｙ９）、（Ｘ１３，Ｙ９）、（Ｘ１４，Ｙ９）上の計４チップに対し、同時に検査するように制御し、更に９０５で示すとおり、検査の進行方向を従前と逆方向に変更し（ステップ３０３）、検査を継続する（ステップ３０４）ように制御する。

検査の進行方向を従前から変更するのは、１回目の測定で良品判定したプローブを用いて再検査を実施すると、検査進行が一旦逆戻りし、再度次の未検査領域へと検査が進行することに繋がるからである。よって、従前とは進行方向を変更することで、一時的な逆戻りを避け、継続した検査の流れの中で再検査を実施することで、検査効率を可能な限り落とさないようにしている。

その反対に、図４の例のように不良品判定されたチップがプローブ群１０５の中心位置より検査進行方向に向かって前方のプローブで判定されていた場合、検知部１０７はそれを検知し（ステップ３０２）、制御部１１０は、２回目の測定単位として、進行ピッチを変更し、ウェハ上に示すアドレス（Ｘ５，Ｙ９）、（Ｘ６，Ｙ９）、（Ｘ７，Ｙ９）、（Ｘ８，Ｙ９）上の計４チップに対し、同時に検査するよう、ステージ１０６を制御しウェハ１１１を移動させる（ステップ３０５）。１回目の検査で不良品判定であった、アドレス（Ｘ５，Ｙ９）上の１チップに対し、２回目の検査の際には、１回目の検査でアドレス（Ｘ２，Ｙ９）上の１チップの測定に用いたプローブＡを使い、再検査を行いつつ、新たな未検査領域、アドレス（Ｘ６，Ｙ９）、（Ｘ７，Ｙ９）、（Ｘ８，Ｙ９）上の３チップに対して検査を行う（ステップ３０６）。

このように制御することで、未検査領域の検査と、不良判定したチップの再検査とを同時に行い、かつ、検査の一時的な逆戻りを避けて、継続した検査の流れの中で再検査を実施して、検査効率を可能な限り落とさないようにすることができる。

図７は、図２中の再検査処理（ステップ１４０３）の第３の詳細例を示すフローチャートである。本例において、まずは、図５で示したステップ３０２〜３０６を実施する。

ステップ３０６では、図４のとおり、１回目の検査で不良品判定であった、アドレス（Ｘ５，Ｙ９）上の１チップに対し、２回目の検査の際には、１回目の検査でアドレス（Ｘ２，Ｙ９）上の１チップの測定に用いたプローブＡを使い、再検査を行いつつ、新たな未検査領域、アドレス（Ｘ６，Ｙ９）、（Ｘ７，Ｙ９）、（Ｘ８，Ｙ９）上の３チップに対して検査を行っている。

この時、ステップ３０６における、１回目の検査で、良品判定であった、アドレス（Ｘ２，Ｙ９）上の１チップの測定に用いたプローブＡを使った再検査の結果を検知部１０７は検知し、良品判定であったなら（ステップ４０１）、アドレス（Ｘ９，Ｙ５）の検査の結果を良品判定に変更する（ステップ４０２）。

再度不良品判定であったなら（ステップ４０１）、前回良品判定を行っているプローブＡを使っても不良判定ということから、このチップは真性不良品である可能性が極めて高いため、真性不良であると判断する（ステップ４０５）。

次に、１回目のアドレス（Ｘ５，Ｙ９）上の測定で不良判定となったプローブＤを使った、アドレス（Ｘ８，Ｙ９）上の検査結果を検知部１０７は検知し、良品判定であった場合（ステップ４０３）、制御部１１０は、次の未検査領域に移動し、検査を継続するよう制御する（ステップ４０４）。

ステップ４０３の判定結果が不良品判定であった場合、プローブＤを使った測定において、２回連続して不良判定であったことから、プローブ先端への異物付着の可能性があるため、ここで、プローブ群１０５を持つプローブカード１０４のクリーニングを実施するよう、制御部１１０は、ステージ１０６と研磨装置１０９とを制御する（ステップ４０６）。なお、ここで言うプローブカード１０４のクリーニングは、プローバ研磨装置を使った針先研磨を指す。

プローブカード１０４のクリーニング後、ステップ４０３の測定で不良判定であった、アドレス（Ｘ８，Ｙ９）上の１チップに対し、更に次の検査の際には、前回の検査でアドレス（Ｘ５，Ｙ９）上の１チップの測定に用いたプローブＡを使って再検査を行い（ステップ４０７）、以降、同様の動作をしながら、未検査領域の検査を継続していく。

このように検査を実施することで、図３又は図５の例と同様の効果を保ちつつ、かつ、異物付着等の測定不具合が原因であるときに限って、プローブカード１０４の最適なクリーニングを実現し、当該プローブカード１０４の寿命低下を防ぐことが可能となる。また、不良チップの再検査を可能な限り検査効率を落とすことなく実施することができる。

図８は、図２中の再検査処理（ステップ１４０３）の第４の詳細例を示すフローチャートである。図７の例におけるステップ４０２の後、ウェハ１列分の検査が完了した場合（ステップ５０１）、１列の測定結果におけるプローブ群１０５のうち各プローブＡ〜Ｄの判定結果を検知部１０７は検知する。ウェハ１列分の検査が完了していない場合、次の未検査領域へと移動するよう制御する。

次に、プローブ群１０５のうちの各プローブＡ〜Ｄにおける不良率を求め、その確率が一定値以上の場合（ステップ５０２）、制御部１１０は、ステージ１０６と研磨装置１０９とを制御し、プローブカード１０４のクリーニングを実施する（ステップ５０３）。また、プローブ群１０５のうち各プローブＡ〜Ｄにおける不良率が一定値以下の場合（ステップ５０２）、制御部１１０は、次の未検査領域へと移動するよう制御する（ステップ５０４）。

このように検査を実施することで、図３、図５又は図７の例と同様の効果を保ちつつ、かつ、異物付着等の測定不具合が原因で、一定確率以上で不良判定が発生している場合に限って、プローブカード１０４を最適にクリーニングし、当該プローブカード１０４の寿命低下を防ぐことが可能となる。また、不良チップの再検査を可能な限り検査効率を落とすことなく実施することができる。

図９は、図２中の再検査処理（ステップ１４０３）の第５の詳細例を示すフローチャートである。図６にて９０２に示す１回目の測定単位、すなわちウェハ１１１上に示すアドレス（Ｘ２，Ｙ９）、（Ｘ３，Ｙ９）、（Ｘ４，Ｙ９）、（Ｘ５，Ｙ９）上の計４チップに対し、同時に検査を実施し、その時、アドレス（Ｘ２，Ｙ９）の１チップが、プローブ群１０５のうちプローブＡで検査を行い、不良品判定であったとする。

不良判定されたアドレス（Ｘ２，Ｙ９）は、９０４で示す進行方向に向かって後方の不良であることを検知部１０７は検知する（ステップ３０２）。併せて、アドレス（Ｘ２，Ｙ９）は、プローブＡで測定したことを記憶部１０８に記憶する（ステップ６０１）。その後、ステップ３０３，３０４は、図５で示した通りの動作を行う。

検査を継続していき、１回目の測定で不良判定であった、アドレス（Ｘ２，Ｙ９）まで検査が到達した時（ステップ６０２）、検知部１０７はそれを検知し、制御部１１０は、記憶部１０８に記憶している１回目不良判定だったプローブＡ以外のプローブＢ〜Ｄを使って、アドレス（Ｘ２，Ｙ９）を検査するように、制御する（ステップ６０３）。ステップ６０３の終了後は、以降の未検査領域の検査を継続する（ステップ６０４）。

このように制御することで、未検査領域の検査と、不良判定したチップの再検査とを同時に行い、かつ、検査の一時的な逆戻りを避けて、継続した検査の流れの中で再検査を実施して、検査効率を可能な限り落とさないようにすることができる。

更に、不良品判定チップの再検査を行う際に、１回目の検査において、不良判定したプローブ以外を使用することが可能であり、測定不具合による歩留まりの低下を防ぐことが可能となる。

これまでに述べた第１〜第５の詳細例においては、検知部１０７が不良判定を検知した場合に再検査処理を行っていた。その場合、全ての不良判定を行ったチップに対し再検査を実施するため、接触抵抗の増加以外の不良項目、すなわち、真性不良の可能性が高い不良についても、再検査やプローブカードのクリーニングを行ってしまうため、検査の効率が低下する、プローブカードの過剰なクリーニングを実施してしまう可能性もある。

そこで、接触敏感端子の不良に限定して、前述の再検査処理を行うこととしてもよい。ここで言う接触敏感端子とは、ゴミの付着やパッドの表面状態によって、接触抵抗値が大きくなり、出力電流能力を測定した際、出力電流値が大きく変動し、検査結果に影響を及ぼしやすいような端子のことを指す。このような端子を、本明細書では特に「接触敏感端子」と呼ぶこととする。

このような制御を行うことで、接触抵抗の増加以外での不良項目、すなわち、真性不良の可能性が高い項目については、再検査、プローブカードのクリーニングの処理を行わないため、検査効率の低下を防ぎ、かつ、過剰な針先クリーニングの実施を防ぐことが可能となる。

図１０は、本発明の第２の実施形態に係る半導体集積回路の回路図である。接触抵抗の増加に敏感な端子の所定の検査結果を元に再検査実施の判定を行う場合、半導体集積回路が持つより多くの端子について所定の検査を実行できれば、より効率的である。そのために、本実施形態の半導体集積回路１００１は、全ての信号端子１００２を、図１０で示すような、３ステート状態に設定可能な入出力バッファ１００３で構成し、所定の検査を実施する際には、全ての入出力バッファ１００３について出力状態に制御可能な構成とする。そして、検査時には、全ての信号端子１００２について、出力電流能力を測定することによって、接触抵抗が増加した場合には、余分に負荷された接触抵抗のため、出力電流が減少し、検査結果に影響が及ぶ。その結果を前述の検査装置を使って判定することで、接触抵抗の増加による検査不具合の検出をより確実に行うことができる。

図１１は、本発明の第３の実施形態に係る半導体集積回路の回路図である。本実施形態の半導体集積回路１１０１は、全ての入力専用端子１１０２において、図１１で示すような検査専用出力バッファ１１０３を、所定の検査時に接続し、出力状態に制御可能な構成とする。そして、図１０の場合と同様に検査時には、全ての信号端子について、出力電流能力を測定し、その結果を判定することで、接触抵抗の増加による検査不具合の検出をより確実に行うことができる。

図１２は、本発明の第４の実施形態に係る半導体集積回路の回路図である。本実施形態の半導体集積回路１２０１は、全ての入力専用端子１２０２において、図１２で示すような、最も近隣の入出力端子１２０３にて出力バッファ又は出力状態に設定された入出力バッファのいずれかに接続し、図１０又は図１１の場合と同様に、検査時には全ての信号端子について、出力電流能力を測定し、その結果を判定することで、接触抵抗の増加による検査不具合の検出をより確実に行うことができる。

図１０〜図１２の実施形態においては、出力電流能力を測定し、測定結果をそのまま判定していたが、更に検出感度を向上するため、良品での測定結果を元にし、それとの差分を求め、一定以上差がある場合には、接触抵抗が増加したと判断する方法や、良品判定した他のＤＵＴでの測定値と比較して、接触抵抗が増加したと判断する方法を取れば、更に、接触抵抗の増加による検査不具合の検出感度を高めることが期待できる。

なお、本発明は上記実施形態に限定されるものでなく、その要旨の範囲内において種々変更が可能である。例えば、複数個同時測定時の１回の測定チップ数や、検査の進行方向、チップサイズやチップ当たりの電極数等、それらは、その都度、適宜設定することができる。

以上説明してきたとおり、本発明に係る半導体集積回路、半導体集積回路の検査装置、及び検査方法は、検査効率の低下を最小限に防ぎながら、検査不具合による歩留まりの低下を防ぐことが可能となるので、半導体ウェハ上に形成された複数個の半導体集積回路の電気的試験を同時に行う際に有用である。

１０１ ＬＳＩテスタ
１０２ テスタヘッド
１０３ テストボード
１０４ プローブカード
１０５ プローブ群
１０６ ステージ
１０７ 検知部
１０８ 記憶部
１０９ 研磨装置
１１０ 制御部
１１１ 半導体ウェハ
１００１ 半導体集積回路
１００２ ＩＯパッド
１００３ 入出力バッファ
１１０１ 半導体集積回路
１１０２ 入力専用端子
１１０３ 検査専用出力バッファ
１２０１ 半導体集積回路
１２０２ 入力専用端子
１２０３ 入出力端子

Claims (13)

1. 各々半導体ウェハ上に形成された単一の半導体集積回路を検査するための複数セットのプローブ群と、
   前記複数セットのプローブ群を保持するプローブカードと、
   前記プローブカード上の複数セットのプローブ群がそれぞれ前記半導体ウェハ上の対応する半導体集積回路のチップ電極に接触するように、前記半導体ウェハに対して前記プローブカードを相対的に移動させる制御部と、
   前記プローブカードを通じて前記半導体ウェハ上の複数個の半導体集積回路の電気的試験を同時に行うＬＳＩテスタからの個々の良否判定結果を検知する検知部とを有し、
   前記制御部は、前記検知部が前記複数セットのプローブ群のうちいずれかのセットのプローブ群で半導体集積回路の不良を検知した場合に、検査に使用したセット以外のセットのプローブ群を使用して再検査するように前記半導体ウェハに対して前記プローブカードを相対的に移動させることを特徴とする半導体集積回路の検査装置。
2. 請求項１記載の半導体集積回路の検査装置において、
   前記制御部は、前記検知部が半導体集積回路の不良を検知した場合に、前記プローブカードを一旦進行方向の最先端まで移動させ、従前とは反対方向に検査を進めるよう制御することを特徴とする半導体集積回路の検査装置。
3. 請求項１記載の半導体集積回路の検査装置において、
   前記制御部は、前記検知部が半導体集積回路の不良を検知した場合に、前記プローブカードの進行方向に向かって半分より前方のプローブ群における半導体集積回路の不良であるときには、前記プローブカードの進行ピッチを変更して検査を進めるよう制御し、前記プローブカードの進行方向に向かって半分より後方のプローブ群における半導体集積回路の不良であるときには、前記プローブカードを一旦進行方向の最先端まで移動させ、従前とは反対方向に検査を進めるよう制御することを特徴とする半導体集積回路の検査装置。
4. 請求項２又は３に記載の半導体集積回路の検査装置において、
   前記制御部は、半導体集積回路の不良が前記複数セットのプローブ群のうちいずれかのセットに集中して続いたことを前記検知部が検知した場合に、前記プローブカードのクリーニングをするよう制御することを特徴とする半導体集積回路の検査装置。
5. 請求項２又は３に記載の半導体集積回路の検査装置において、
   前記制御部は、前記半導体ウェハ上の１列分の半導体集積回路の検査が終了した時点で、前記複数セットのプローブ群のうちいずれかのセットのプローブ群に不良が集中する確率が一定以上になったことを前記検知部が検知した場合に、前記プローブカードのクリーニングをするよう制御することを特徴とする半導体集積回路の検査装置。
6. 請求項２〜５のいずれか１項に記載の半導体集積回路の検査装置において、
   前記複数セットのプローブ群のうち半導体集積回路の不良を検知したセットのプローブ群の位置を記憶する記憶部を更に有し、
   前記制御部は、従前とは逆方向に検査を進める場合に、再検査すべき不良があった半導体集積回路には従前とは異なるセットのプローブ群で検査を行うように、再検査すべき不良があった半導体集積回路には従前とは異なるセットのプローブ群が配置されるように制御することを特徴とする半導体集積回路の検査装置。
7. 請求項１〜６のいずれか１項に記載の半導体集積回路の検査装置において、
   前記制御部は、接触敏感端子に関連する不良に限定して良否判定をすることを特徴とする半導体集積回路の検査装置。
8. 各々半導体ウェハ上に形成された単一の半導体集積回路を検査するための複数セットのプローブ群と、
   前記複数セットのプローブ群を保持するプローブカードと、
   前記プローブカード上の複数セットのプローブ群がそれぞれ前記半導体ウェハ上の対応する半導体集積回路のチップ電極に接触するように、前記半導体ウェハに対して前記プローブカードを相対的に移動させる制御部と、
   前記プローブカードを通じて前記半導体ウェハ上の複数個の半導体集積回路の電気的試験を同時に行うＬＳＩテスタと、
   前記ＬＳＩテスタからの個々の良否判定結果を検知する検知部とを有し、
   前記制御部は、前記検知部が前記複数セットのプローブ群のうちいずれかのセットのプローブ群で半導体集積回路の不良を検知した場合に、検査に使用したセット以外のセットのプローブ群を使用して再検査するように前記半導体ウェハに対して前記プローブカードを相対的に移動させることを特徴とする半導体集積回路の検査システム。
9. 全ての信号端子に３ステート状態に設定可能な入出力バッファが接続されている半導体集積回路であって、
   前記半導体集積回路の所定の検査時において前記入出力バッファが出力状態に設定されることを特徴とする半導体集積回路。
10. 検査専用の出力バッファを備えた半導体集積回路であって、
    前記半導体集積回路の所定の検査時において全ての入力端子が前記出力バッファに接続されることを特徴とする半導体集積回路。
11. 入力端子を備えた半導体集積回路であって、
    前記半導体集積回路が備える全ての入力端子が、所定の検査時において近隣の出力バッファ又は出力状態に設定された入出力バッファのいずれかに接続されることを特徴とする半導体集積回路。
12. 請求項９〜１１のいずれか１項に記載の半導体集積回路において、
    前記所定の検査は、前記出力バッファ又は出力状態に設定された前記入出力バッファの出力電流能力の測定であることを特徴とする半導体集積回路。
13. 請求項１２記載の半導体集積回路を検査する方法であって、
    前記半導体集積回路の接触敏感端子に関連する良否判定を行うことを特徴とする半導体集積回路の検査方法。

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