JPH0614547B2 - パワーｍｏｓｆｅｔ - Google Patents
パワーｍｏｓｆｅｔInfo
- Publication number
- JPH0614547B2 JPH0614547B2 JP55163292A JP16329280A JPH0614547B2 JP H0614547 B2 JPH0614547 B2 JP H0614547B2 JP 55163292 A JP55163292 A JP 55163292A JP 16329280 A JP16329280 A JP 16329280A JP H0614547 B2 JPH0614547 B2 JP H0614547B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- source
- layer
- region
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 49
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 description 23
- 238000004080 punching Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパワーＭＯＳＦＥＴ（Metal・Oxide・Semiconduc
tor type Field Effect Transistor）に関する。
tor type Field Effect Transistor）に関する。
横形のパワー用ＭＯＳＦＥＴはソースを基板側（第２ゲ
ート）に接続する構成であるため、高周波特性が安定で
あるとされているが、通常、ソース電極に金属ワイヤの
一端を接続（ボンディング）し、半導体チップ（基板）
の取付けられたステムにワイヤの他端を接続するように
している。
ート）に接続する構成であるため、高周波特性が安定で
あるとされているが、通常、ソース電極に金属ワイヤの
一端を接続（ボンディング）し、半導体チップ（基板）
の取付けられたステムにワイヤの他端を接続するように
している。
上記構成の場合、第２Ａ図に示すようにソースＳに高い
インダクタンスＬｓを生じることになり、高周波特性を
低下させる欠点がある。
インダクタンスＬｓを生じることになり、高周波特性を
低下させる欠点がある。
本発明は上記にかんがみ、ワイヤを使用しないでソース
と基板側の接続を行なおうとするもので、その目的はチ
ップ面積を増大させることなく、ソース基板間のシリー
ズ抵抗を低減させたソース・インダクタンスのない高周
波特性にすぐれたパワーＭＯＳＦＥＴを提供することに
ある。
と基板側の接続を行なおうとするもので、その目的はチ
ップ面積を増大させることなく、ソース基板間のシリー
ズ抵抗を低減させたソース・インダクタンスのない高周
波特性にすぐれたパワーＭＯＳＦＥＴを提供することに
ある。
まず、本発明の具体的な実施例の説明に先立って、発明
者等によって考えられたソース・インダクタンスを低減
させる参考例を以下に説明する。
者等によって考えられたソース・インダクタンスを低減
させる参考例を以下に説明する。
第１図は横形ＮチャネルＭＯＳＦＥＴに適用した場合の
参考例を示す。同図において、１はＰ−型Ｓｉ基板、２
はＰ＋型高濃度不純物ドープ層で金属電極層３を介して
ステム等に接続される。４はソース領域となるＮ＋層、
５はドレイン領域となるＮ＋層、６はドレイン側の耐圧
部となるＮ−層７はソース領域の表面より基板のＰ＋層
２に達するように形成したＰ＋打抜き拡散層である。８
はゲート絶縁膜（ＳｉＯ2膜）、９はポリＳｉ又はＭｏ
からなるゲート、１０は絶縁膜、１１、１２はソース、
ドレイン各領域にオーミックコンタクトするＡｌ電極で
ある。
参考例を示す。同図において、１はＰ−型Ｓｉ基板、２
はＰ＋型高濃度不純物ドープ層で金属電極層３を介して
ステム等に接続される。４はソース領域となるＮ＋層、
５はドレイン領域となるＮ＋層、６はドレイン側の耐圧
部となるＮ−層７はソース領域の表面より基板のＰ＋層
２に達するように形成したＰ＋打抜き拡散層である。８
はゲート絶縁膜（ＳｉＯ2膜）、９はポリＳｉ又はＭｏ
からなるゲート、１０は絶縁膜、１１、１２はソース、
ドレイン各領域にオーミックコンタクトするＡｌ電極で
ある。
この参考例のように各ユニットにおけるソース領域４の
一部に直接重なり、基板の表面から低抵抗のＰ＋層２に
達するＰ＋打抜き拡散層７を設けることにより、ソース
ワイヤを用いることなくソース電極とＰ＋層（基板）と
の接続を行なうことができる。このＰ＋拡散層７を充分
に大きくとれば、ソースワイヤ、つまりワイヤによるＬ
成分がなくなるために第２Ｂ図に等価的に示すようにソ
ースインダクタンスは皆無となり、高周波特性（特にＬ
ＨＦ帯域以上で）が向上し、又ボンディング工数を低減
することができる。
一部に直接重なり、基板の表面から低抵抗のＰ＋層２に
達するＰ＋打抜き拡散層７を設けることにより、ソース
ワイヤを用いることなくソース電極とＰ＋層（基板）と
の接続を行なうことができる。このＰ＋拡散層７を充分
に大きくとれば、ソースワイヤ、つまりワイヤによるＬ
成分がなくなるために第２Ｂ図に等価的に示すようにソ
ースインダクタンスは皆無となり、高周波特性（特にＬ
ＨＦ帯域以上で）が向上し、又ボンディング工数を低減
することができる。
第３図は、Ｐ＋打抜き拡散層をアクティブ領域（ＦＥＴ
形成領域）以外の部分に形成する場合のＮチャネルＭＯ
ＳＦＥＴの参考例を示す。同図において、Ｐ＋打抜き拡
散層１３はソース領域４から離れた基板周辺部に基板表
面から基板のＰ＋層２に達するように形成し、ソース領
域４にコンタクトするＡｌ配線１１の一部11ａがＰ＋打
抜き拡散層１３の上に延在することにより、ソースワイ
ヤを用いることなくソース電極とＰ＋層（基板）との接
続を行なうことができる。この参考例においてはアクテ
ィブ領域に広い面積を要することなく、前記参考例（第
１図）の場合と同様の効果を得ることができる。
形成領域）以外の部分に形成する場合のＮチャネルＭＯ
ＳＦＥＴの参考例を示す。同図において、Ｐ＋打抜き拡
散層１３はソース領域４から離れた基板周辺部に基板表
面から基板のＰ＋層２に達するように形成し、ソース領
域４にコンタクトするＡｌ配線１１の一部11ａがＰ＋打
抜き拡散層１３の上に延在することにより、ソースワイ
ヤを用いることなくソース電極とＰ＋層（基板）との接
続を行なうことができる。この参考例においてはアクテ
ィブ領域に広い面積を要することなく、前記参考例（第
１図）の場合と同様の効果を得ることができる。
第４図(a)〜(h)は第３図に示したＮチャネルＭＯＳＦＥ
Ｔの製造プロセスを各工程順に示す。
Ｔの製造プロセスを各工程順に示す。
(a)高抵抗Ｐ型Ｓｉ基板１の一方の主面にＢ（ボロン）
ドープによる低抵抗Ｐ＋層２を形成したものを用意し、
その他方の主面（上面）に表面酸化(ＷｅｔＯ2 １００
０℃×１２０分)により酸化膜１４を形成し、ホトレジ
スト処理によりその一部を窓開し、Ｂデポジット(１０
３０℃×３０分Ｌ．Ｐ)及び引伸し拡散(ＷｅｔＯ2 １０
００℃×２０分)を行なって基板表面からＰ＋層２に達
するＰ＋打抜き拡散層１３を形成する。
ドープによる低抵抗Ｐ＋層２を形成したものを用意し、
その他方の主面（上面）に表面酸化(ＷｅｔＯ2 １００
０℃×１２０分)により酸化膜１４を形成し、ホトレジ
スト処理によりその一部を窓開し、Ｂデポジット(１０
３０℃×３０分Ｌ．Ｐ)及び引伸し拡散(ＷｅｔＯ2 １０
００℃×２０分)を行なって基板表面からＰ＋層２に達
するＰ＋打抜き拡散層１３を形成する。
(b)Ｐ＋打抜き拡散層１３に重なるように基板表面にＢ
をデポジット(１０２０℃×３０分)し拡散(ＷｅｔＯ
2 、１０００℃×１２０分)し、浅いＰ＋コンタクト拡
散層１５を形成する。
をデポジット(１０２０℃×３０分)し拡散(ＷｅｔＯ
2 、１０００℃×１２０分)し、浅いＰ＋コンタクト拡
散層１５を形成する。
(c)ホトレジスト処理によりソース、ドレイン領域の酸
化膜を窓開し、Ｐ(リン)デポ（１０２５℃×１０−１５
−５分）し、拡散(ＷｅｔＯ2、１０００℃×３０分)し
てＮ＋ソース、ドレイン領域４、５を形成する。
化膜を窓開し、Ｐ(リン)デポ（１０２５℃×１０−１５
−５分）し、拡散(ＷｅｔＯ2、１０００℃×３０分)し
てＮ＋ソース、ドレイン領域４、５を形成する。
(d)ゲート部の酸化膜を一たんエッチ除去し、ゲート酸
化（dry O2 １２００℃×２４分）を行なって薄いＳｉ
Ｏ2膜８を形成し、この後Ｍｏ（モリブデン）をスパッ
タし、ホトレジスト処理、ドライエツチによりＭｏゲー
ト（厚さ４５０ｎｍ）９を形成する。
化（dry O2 １２００℃×２４分）を行なって薄いＳｉ
Ｏ2膜８を形成し、この後Ｍｏ（モリブデン）をスパッ
タし、ホトレジスト処理、ドライエツチによりＭｏゲー
ト（厚さ４５０ｎｍ）９を形成する。
(e)Ｍｏゲート９をマスクとし、ＳｉＯ2膜を通してＰ
（リン）とイオン打込み(１．５〜２−５ １０12ａｔ
ｏｍｓ/cm2)、引伸しによりＮ−高耐圧領域６を形成す
る。この後、ソース、ドレイン領域のコンタクト部にリ
ンを高濃度にイオン打込みする。
（リン）とイオン打込み(１．５〜２−５ １０12ａｔ
ｏｍｓ/cm2)、引伸しによりＮ−高耐圧領域６を形成す
る。この後、ソース、ドレイン領域のコンタクト部にリ
ンを高濃度にイオン打込みする。
(f)ＣＶＤ（気相化学析出）法によりＰＳＧ（リン・シ
リケートガラス）をデポジットして厚さ０．９μｍ程度
のＰＳＧ膜１０を形成する。
リケートガラス）をデポジットして厚さ０．９μｍ程度
のＰＳＧ膜１０を形成する。
(g)このあとＮ2、Ｈ2 雰囲気中でアニールを行ない、コ
ンタクトエツチ後Ａｌを蒸着し、ホトエッチによりソー
ス電極１１及びドレイン電極１２を形成する。このうち
ソース電極の一部11ａはＰ＋打込み拡散層１３の表面に
延在してこれとコンタクトする。最後に、図示されてい
ないが全面にパッシペイションとなるＳｉをデポジット
し、ホトエッチによりボンディングパット部を窓開して
ＭＯＳＦＥＴを完成する。
ンタクトエツチ後Ａｌを蒸着し、ホトエッチによりソー
ス電極１１及びドレイン電極１２を形成する。このうち
ソース電極の一部11ａはＰ＋打込み拡散層１３の表面に
延在してこれとコンタクトする。最後に、図示されてい
ないが全面にパッシペイションとなるＳｉをデポジット
し、ホトエッチによりボンディングパット部を窓開して
ＭＯＳＦＥＴを完成する。
第５図に示す参考例において、ＦＥＴ形成領域以外の基
板表面を基板のＰ＋層までエッチして、モート(moat)部
１６とし、このモート部１６の表面にＰ＋拡散層１７を
形成し、その上にＡｌ層１１ｂを形成したもので、この
Ａｌ層１１ｂはソース電極のＡｌ層１１と接続する。こ
のような参考例においては、モート部表面のＰ＋拡散層
１７を浅く形成することができ、第３図の場合に比して
Ｐ＋拡散層形成時の熱処理時間の短縮を図ることができ
る。
板表面を基板のＰ＋層までエッチして、モート(moat)部
１６とし、このモート部１６の表面にＰ＋拡散層１７を
形成し、その上にＡｌ層１１ｂを形成したもので、この
Ａｌ層１１ｂはソース電極のＡｌ層１１と接続する。こ
のような参考例においては、モート部表面のＰ＋拡散層
１７を浅く形成することができ、第３図の場合に比して
Ｐ＋拡散層形成時の熱処理時間の短縮を図ることができ
る。
第５図で示した参考例では基板表面とモート部の境界
（エッチの肩部）２１でＡｌ段切れを生ずるおそれがあ
り、そのＡｌ段切れが生じた場合、ソース電極１１から
のＡｌ層電流通路が全体的に断たれることになり、半導
体であるＰ＋拡散層への迂回電流通路が無視できなくな
る。つまり、Ａｌ段切れによってソース・基板間のシリ
ーズ抵抗の増加につながる。
（エッチの肩部）２１でＡｌ段切れを生ずるおそれがあ
り、そのＡｌ段切れが生じた場合、ソース電極１１から
のＡｌ層電流通路が全体的に断たれることになり、半導
体であるＰ＋拡散層への迂回電流通路が無視できなくな
る。つまり、Ａｌ段切れによってソース・基板間のシリ
ーズ抵抗の増加につながる。
本発明はかかる問題点をも解決しようとするもの、つま
りソース電極からのＡｌ層電流通路を確保し、ソース・
基板間のシリーズ抵抗の低減を一層図ったものであり、
その構成は、半導体基板の一主面に絶縁ゲート及びソー
ス・ドレイン領域を有し、基板の他主面にステムに接続
するための低比抵抗層を有し、前記ソース領域と前記基
板他主面側の低比抵抗層とを電気的接続して成るパワー
ＭＯＳＦＥＴであって、前記基板周辺における一主面部
に前記ソース領域に接続されたソース電極が形成され、
そのソース電極下であって、基板表面から基板低比抵抗
層に達する基板と同じ導電型の低比抵抗領域が基板表面
ならびにその基板表面の一部にあけられた複数個点在す
る凹部の表面に沿って形成され、前記ソース電極は前記
凹部を有する低比抵抗領域主表面部全体に接して形成さ
れているものであって、かつ該凹部間の低比抵抗領域平
坦表面上でメッシュ状のソース電極部を構成するように
形成されていることを特徴とするものである。
りソース電極からのＡｌ層電流通路を確保し、ソース・
基板間のシリーズ抵抗の低減を一層図ったものであり、
その構成は、半導体基板の一主面に絶縁ゲート及びソー
ス・ドレイン領域を有し、基板の他主面にステムに接続
するための低比抵抗層を有し、前記ソース領域と前記基
板他主面側の低比抵抗層とを電気的接続して成るパワー
ＭＯＳＦＥＴであって、前記基板周辺における一主面部
に前記ソース領域に接続されたソース電極が形成され、
そのソース電極下であって、基板表面から基板低比抵抗
層に達する基板と同じ導電型の低比抵抗領域が基板表面
ならびにその基板表面の一部にあけられた複数個点在す
る凹部の表面に沿って形成され、前記ソース電極は前記
凹部を有する低比抵抗領域主表面部全体に接して形成さ
れているものであって、かつ該凹部間の低比抵抗領域平
坦表面上でメッシュ状のソース電極部を構成するように
形成されていることを特徴とするものである。
本発明によれば、凹部が存在するためにその凹部の肩部
で第５図に示す参考例と同様にソース電極を成す金属層
（Ａｌ層）断切れが生じるおそれがあるが、その凹部は
複数個点在して構成されているため、その凹部間の低比
抵抗領域平坦表面のソース電極はＡｌ断切れのないメッ
シュ状のソース電極部を構成するため、表面が金属層に
よる低抵抗の電流通路を確保できる。このため、たとえ
凹部の肩部でＡｌ断切れが生じても金属層の電流通路を
確保できるから、ソース・基板間のシリーズ抵抗の増加
を防ぐことができ、周波数特性を向上させることができ
る。
で第５図に示す参考例と同様にソース電極を成す金属層
（Ａｌ層）断切れが生じるおそれがあるが、その凹部は
複数個点在して構成されているため、その凹部間の低比
抵抗領域平坦表面のソース電極はＡｌ断切れのないメッ
シュ状のソース電極部を構成するため、表面が金属層に
よる低抵抗の電流通路を確保できる。このため、たとえ
凹部の肩部でＡｌ断切れが生じても金属層の電流通路を
確保できるから、ソース・基板間のシリーズ抵抗の増加
を防ぐことができ、周波数特性を向上させることができ
る。
第６図、第６Ａ図に示す本発明の実施例は、ＦＥＴ形成
領域以外の基板周辺部表面を部分的に、例えば基板平坦
表面部がメッシュ状に成るようにエッチして多数の凹部
１８を点在形成し、そのメッシュを含む上記領域全面に
Ｐ＋拡散層１９を形成し、そのＰ＋拡散層１９全体に接
してＡｌ層２０を形成したものである。このような構造
は、たとえ凹部の肩部でＡｌ断切れが生じてもその凹部
間にＡｌ断切れのないメッシュ状のソース電極部により
金属層の電流通路を確保できることになる。すなわち、
Ａｌ断切れは一般的に方向性があり、第６図において×
印で示したように、各ミゾ（凹部）１８の肩部でＡｌ断
切れが生じたとしても、ソース電極１１よりの電流は矢
印に示すようにミゾ（凹部）１８の間の基板平坦部のメ
ッシュ状電極を通り、Ａｌ断切れが生じていない電極部
を通ってミゾの底部の電極を通って基板（Ｐ＋層）２へ
流れ込む（抜ける）ようになる。つまり、電流はメッシ
ュ状電極、凹部電極、凹部下低比抵抗領域そして基板低
比抵抗層の低抵抗部を通して抜けることになるため、実
効的なソース・基板間シリーズ抵抗は小さくなる。
領域以外の基板周辺部表面を部分的に、例えば基板平坦
表面部がメッシュ状に成るようにエッチして多数の凹部
１８を点在形成し、そのメッシュを含む上記領域全面に
Ｐ＋拡散層１９を形成し、そのＰ＋拡散層１９全体に接
してＡｌ層２０を形成したものである。このような構造
は、たとえ凹部の肩部でＡｌ断切れが生じてもその凹部
間にＡｌ断切れのないメッシュ状のソース電極部により
金属層の電流通路を確保できることになる。すなわち、
Ａｌ断切れは一般的に方向性があり、第６図において×
印で示したように、各ミゾ（凹部）１８の肩部でＡｌ断
切れが生じたとしても、ソース電極１１よりの電流は矢
印に示すようにミゾ（凹部）１８の間の基板平坦部のメ
ッシュ状電極を通り、Ａｌ断切れが生じていない電極部
を通ってミゾの底部の電極を通って基板（Ｐ＋層）２へ
流れ込む（抜ける）ようになる。つまり、電流はメッシ
ュ状電極、凹部電極、凹部下低比抵抗領域そして基板低
比抵抗層の低抵抗部を通して抜けることになるため、実
効的なソース・基板間シリーズ抵抗は小さくなる。
したがって、上記実施例ではＡｌ段切れがあってもソー
スと基板間のシリーズ抵抗を小さくすることができ、周
波数特性を向上できる。又、このようなメッシュ状電極
は第６図に示すようにチップ周辺におけるワイヤが接続
されるためのゲート又はドレインのボンディングパッド
２２の間のスペースに配置することにより、チップ面積
を増大することなく前記目的を達成できる。
スと基板間のシリーズ抵抗を小さくすることができ、周
波数特性を向上できる。又、このようなメッシュ状電極
は第６図に示すようにチップ周辺におけるワイヤが接続
されるためのゲート又はドレインのボンディングパッド
２２の間のスペースに配置することにより、チップ面積
を増大することなく前記目的を達成できる。
(1)本発明によれば、ソースワイヤを用いることなくソ
ース電極とＰ＋層（基板）との接続を行なうことができ
たので、ソースワイヤ、つまりワイヤによるＬ成分がな
くなり第２Ｂ図に等価的に示すようにソースインダクタ
ンスは皆無となり、高周波特性（特にＵＨＦ帯域以上
で）が向上し、又はボンディング工数を低減することが
できる。
ース電極とＰ＋層（基板）との接続を行なうことができ
たので、ソースワイヤ、つまりワイヤによるＬ成分がな
くなり第２Ｂ図に等価的に示すようにソースインダクタ
ンスは皆無となり、高周波特性（特にＵＨＦ帯域以上
で）が向上し、又はボンディング工数を低減することが
できる。
(2)Ａｌ段切れがあっても電流は、メッシュ状電極、凹
部電極、凹部下低比抵抗領域そして基板低比抵抗層の低
抵抗部を通して抜けることになる。このため、本発明に
よれば、ソースと基板間のシリーズ抵抗を小さくするこ
とができ、周波数特性を向上できる。
部電極、凹部下低比抵抗領域そして基板低比抵抗層の低
抵抗部を通して抜けることになる。このため、本発明に
よれば、ソースと基板間のシリーズ抵抗を小さくするこ
とができ、周波数特性を向上できる。
第１図は本発明等によって考えられたＭＯＳＦＥＴの一
参考例を示す正面断面斜面図である。 第２Ａ図は従来のＭＯＳＦＥＴの等価回路図である。 第２Ｂ図は参考例或いは本発明の実施例におけるＭＯＳ
ＦＥＴの等価回路図である。 第３図は本発明等によって考えられたＭＯＳＦＥＴの他
の参考例を示す正面断面図斜面図である。 第４図(a)〜(g)は第３図で示したＭＯＳＦＥＴの製造プ
ロセスを示す工程断面図である。 第５図は本発明等によって考えられたＭＯＳＦＥＴの他
の参考例を示す正面断面斜面図である。 第６図は本発明によるＭＯＳＦＥＴの実施例を示す一部
平面図ある。 第６Ａ図は第６図におけるＡ−Ａ視断面図である。 １……Ｐ−型Ｓｉ基板、２……Ｐ＋型層（低抵抗層）、
３……金属電極層、４……Ｎ＋ソース領域、５……Ｎ＋
ドレイン領域、６……Ｎ−耐圧部、７……Ｐ＋打抜き拡
散層、８……ゲート絶縁膜、９……ゲート、１０……絶
縁膜、１１、１２……Ａｌ電極、１３……Ｐ＋打抜き拡
散層、１４……酸化膜、１５……Ｐ＋拡散層、１６……
モード部、１７……Ｐ＋拡散層、１８……凹部、１９…
…Ｐ＋拡散層、２０……Ａｌ層、２１……肩部、２２，
ＢＰ……ボンディングパッド。
参考例を示す正面断面斜面図である。 第２Ａ図は従来のＭＯＳＦＥＴの等価回路図である。 第２Ｂ図は参考例或いは本発明の実施例におけるＭＯＳ
ＦＥＴの等価回路図である。 第３図は本発明等によって考えられたＭＯＳＦＥＴの他
の参考例を示す正面断面図斜面図である。 第４図(a)〜(g)は第３図で示したＭＯＳＦＥＴの製造プ
ロセスを示す工程断面図である。 第５図は本発明等によって考えられたＭＯＳＦＥＴの他
の参考例を示す正面断面斜面図である。 第６図は本発明によるＭＯＳＦＥＴの実施例を示す一部
平面図ある。 第６Ａ図は第６図におけるＡ−Ａ視断面図である。 １……Ｐ−型Ｓｉ基板、２……Ｐ＋型層（低抵抗層）、
３……金属電極層、４……Ｎ＋ソース領域、５……Ｎ＋
ドレイン領域、６……Ｎ−耐圧部、７……Ｐ＋打抜き拡
散層、８……ゲート絶縁膜、９……ゲート、１０……絶
縁膜、１１、１２……Ａｌ電極、１３……Ｐ＋打抜き拡
散層、１４……酸化膜、１５……Ｐ＋拡散層、１６……
モード部、１７……Ｐ＋拡散層、１８……凹部、１９…
…Ｐ＋拡散層、２０……Ａｌ層、２１……肩部、２２，
ＢＰ……ボンディングパッド。
Claims (1)
- 【請求項１】半導体基板の一主面に絶縁ゲート及びソー
ス・ドレイン領域を有し、基板の他主面にステムに接続
するための低比抵抗層を有し、前記ソース領域と前記基
板他主面側の低比抵抗層とを電気的接続して成るパワー
ＭＯＳＦＥＴであって、前記基板周辺における一主面部
に前記ソース領域に接続されたソース電極が形成され、
そのソース電極下であって、基板表面から基板低比抵抗
層に達する基板と同じ導電型の低比抵抗領域が基板表面
ならびにその基板表面の一部にあけられた複数個点在す
る凹部の表面に沿って形成され、前記ソース電極は前記
凹部を有する低比抵抗領域主表面部全体に接して形成さ
れているものであって、かつ該凹部間に位置する低比抵
抗領域平坦表面上でメッシュ状のソース電極部を構成す
るように形成されていることを特徴とするパワーＭＯＳ
ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55163292A JPH0614547B2 (ja) | 1980-11-21 | 1980-11-21 | パワーｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55163292A JPH0614547B2 (ja) | 1980-11-21 | 1980-11-21 | パワーｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5788773A JPS5788773A (en) | 1982-06-02 |
| JPH0614547B2 true JPH0614547B2 (ja) | 1994-02-23 |
Family
ID=15771046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55163292A Expired - Lifetime JPH0614547B2 (ja) | 1980-11-21 | 1980-11-21 | パワーｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614547B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2575334B1 (fr) * | 1984-12-21 | 1987-01-23 | Radiotechnique Compelec | Dispositif mos dont les regions de source sont disposees en bandes paralleles, et procede pour l'obtenir |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE792939A (ja) * | 1972-04-10 | 1973-04-16 | Rca Corp |
-
1980
- 1980-11-21 JP JP55163292A patent/JPH0614547B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5788773A (en) | 1982-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3156300B2 (ja) | 縦型半導体装置 | |
| US6372557B1 (en) | Method of manufacturing a lateral fet having source contact to substrate with low resistance | |
| JPS62229968A (ja) | １以上のバイポ−ラトランジスタを備えたモノリシツク集積回路の製造方法 | |
| US4709469A (en) | Method of making a bipolar transistor with polycrystalline contacts | |
| JPS634683A (ja) | 電界効果トランジスタ | |
| JPS6237965A (ja) | 縦形半導体装置およびその製造方法 | |
| JPH1116921A (ja) | 半導体装置 | |
| US5202573A (en) | Dual anode mos scr with anti crosstalk collecting region | |
| JP2773221B2 (ja) | 半導体装置 | |
| JP3294001B2 (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JP3298472B2 (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JPH0614547B2 (ja) | パワーｍｏｓｆｅｔ | |
| JPS60249366A (ja) | 半導体装置 | |
| JPS6313352B2 (ja) | ||
| JP2003163351A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| JP2004152806A (ja) | 絶縁ゲート型半導体素子及び絶縁ゲート型半導体素子の製造方法 | |
| JP3703427B2 (ja) | Ｍｏｓ電界効果トランジスタ | |
| JPH04314365A (ja) | Ｍｏｓ型トランジスタ | |
| JPS58197882A (ja) | 半導体装置の製造方法 | |
| JPS61110462A (ja) | 半導体装置およびその製造方法 | |
| JP2692292B2 (ja) | 集積回路装置用縦形バイポーラトランジスタ | |
| JPH0571191B2 (ja) | ||
| JPH04274330A (ja) | 電力用半導体素子の製造方法 | |
| JPS6226859A (ja) | 縦形半導体装置およびその製造方法 | |
| JPS6158986B2 (ja) |