JPH01278735A - 半導体装置 - Google Patents

半導体装置

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JPH01278735A
JPH01278735A JP10839388A JP10839388A JPH01278735A JP H01278735 A JPH01278735 A JP H01278735A JP 10839388 A JP10839388 A JP 10839388A JP 10839388 A JP10839388 A JP 10839388A JP H01278735 A JPH01278735 A JP H01278735A
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JP
Japan
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region
gate electrode
area
space
identification patterns
Prior art date
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Pending
Application number
JP10839388A
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English (en)
Inventor
Isamu Kawashima
勇 川島
Kazuyoshi Kitamura
北村　一芳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Filing date
Publication date
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Publication of JPH01278735A publication Critical patent/JPH01278735A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448—Located on chip prior to dicing and remaining on chip after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

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  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置に関する。
従来の技術 第２図に従来の縦型ＭＯ３電界効果トランジスタ（以下
、パワーＭＯ５ＦＥＴと称す）の平面図を示す。第２図
において、ソース電極１の下に層間絶縁膜を介して素子
（ＭＯＳＦＥＴ）が形成されている。また、ゲート電極
２の下には素子が形成されていない。そして、パワーＭ
Ｏ３ＦＥＴは微細加工が施されているため、ワイヤーボ
ンディングの際に認識パターン３が必要であり、この認
識パターン３の一対がソース電極１の領域内に形成され
ている。この構造において、認識パターン３の領域部分
には、素子は形成されていない。
発明が解決しようとする課題 しかし、従来の構成では、認識パターン３の領域に素子
が形成されず、素子領域面積の低下による集積度の悪化
やチップ面積の増大という弊害が生じる問題があった。
本発明は素子領域面積を減少させることなく、認識パタ
ーンを形成した半導体装置を提供することを目的とする
。
課題を解決するための手段 上記課題を解決するために、本発明は、ゲー１へ電極の
ワイヤーボンディングパット領域に、Ｌｙ！Ｐ識パター
ンの領域を設けた構成としたものである。
作用 上記構成により、ワイヤーボンディング時において必要
とされる認識パターンの領域を、素子の形成されない、
ゲートボンディングパット上に形成することにより、素
子を形成する領域においてむだなスペースをなくし、効
率のよいパワーＭ　Ｏ３ＦＥＴが構成される。
実施例 以下、本発明の一実施例を図面に基づいて説明する。第
１図において、ソース電極１１の領域の下には、層間絶
縁膜を介してＭ　ＯＳ　Ｆ　Ｅ　Ｔ素子が形成されてお
り、ゲート電極１２の領域には、ＭＯ３ＦＥＴ素子が形
成されていない。そして、ゲート電極１２の領域の適当
箇所に一対の認識パターン１３が形成されている。また
、この認識パターン１３はワイヤーボンドを阻害しない
場所に位置している。
以下、上記構成における作用について説明する。
すなわち、ＭＯ３ＦＥＴ素子が形成されていないゲート
電極１２の領域部分に認識パターン１３を、ワイヤーボ
ンドに影響のない位置に形成するので、ＭＯ３ＦＥＴ素
子を形成する領域においてむだなスペースが発生せず、
素子領域面積の減少が防止される。
発明の効果 以上述へたように、本発明によれば、素子の形成されな
いゲート電極の領域に認識パターンを形成することによ
り、素子を形成する領域において素子がむだなく形成さ
れるため、素子領域面積の減少を防止することができ、
集積度の向上を図れる。
【図面の簡単な説明】
第１図は本発明の一実施例のＭＯＳＦＥＴのチップ平面
図、第２図は従来のＭＯＳＦＥＴのチップ平面図である
。 １１・・ソース電極、　１２・・・ゲート電極、１３・
・・認識パターン。 代理人　　　森　　本　　義　　弘

Claims (1)

    【特許請求の範囲】
  1. １、ゲート電極のワイヤーボンディングパット領域に認
    識パターン領域を設けた半導体装置。
JP10839388A 1988-04-30 1988-04-30 半導体装置 Pending JPH01278735A (ja)

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