JPS6352465A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS6352465A
JPS6352465A JP19546886A JP19546886A JPS6352465A JP S6352465 A JPS6352465 A JP S6352465A JP 19546886 A JP19546886 A JP 19546886A JP 19546886 A JP19546886 A JP 19546886A JP S6352465 A JPS6352465 A JP S6352465A
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JP
Japan
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disposed
internal circuit
integrated circuit
semiconductor integrated
pads
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JP19546886A
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Izuru Sakurazawa
桜沢 出
Keisuke Takada
啓祐 高田
Yoshio Karasawa
唐沢 芳雄
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Hitachi Microcomputer System Ltd
Hitachi Ltd
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Hitachi Ltd
Hitachi Microcomputer Engineering Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野コ この発明は、半導体集積回路装置技術、さらにはMOS
−LSI (大規模集積回路装置)に適用して有効な技
術に関するもので、たとえば、アナログ回路とデジタル
回路とが一緒に形成されたアナログ/デジタル混在型の
MOS−LSIに利用して有効な技術に関するものであ
る。
[従来の技術] たとえば、日経マグロウヒル社刊行「日経エレクトロニ
クス 1982年6月21日号、rio。
293J 115〜132頁に記載されているようなM
OS−LSIては、一般に、半導体チップの中央に内部
回路部が配置され、その周囲に沿って周辺回路部と電源
ラインが配設される。そして、その電源ラインあ外側に
ボンディング用の端子パッドが配設される。
ここで、本発明者らは、上述したレイアウト規則て↑j
4成された半導体集積回路装置について検討した。以下
は、公知とされた技術ではないが、本発明者によって検
討された技術であり、その概要は次のとおりである。
第3図は本発明者らによって検討された半導体集積回路
装置のレイアウト構成を示す。
同図に示す半導体集積回路装置は、方形の整形部10と
外側へのはみ出し部分11とからなる異形パターン形状
の内部回路部1が半導体チップ100の中央部に形成さ
れている。そして、この内部回路部1の輪郭にそって周
辺回路部2および電源ライン3が配設されている。この
場合、ボンディング用の端子パッド部4はすべて電源ラ
イン3の外側に配置されている。各端子パッド4はそれ
ぞれ、所定の間隔ピッチdで配列されたインナー・フレ
ーム リード5にボンディング・ワイヤー見で接続され
ている。
[発明が解決しようとする問題点コ しかしながら、上述した技術には、次のような問題点の
あることが本発明者らによってあきらかとされた。
すなわち、第3図に示すように、内部回路部1が異形の
パターン形状をもつ場合、そのはみ出し部分11の外側
に端子パッド4を配置するためのスペースがなくなる。
このため、そのはみ出し部分11の近くの端子パッド4
は、そのはみ出し部分11の両側に配置せざるを得なく
なる。ところが、そのはみ出し部分11の両側に端子パ
ッド4を配置すると、その部分における端子バ・ソド4
゜4の間隔Wが大きく開いてしまう。このように端子パ
ッド4.4の間隔Wが大きく開くと、とくに端子数が多
くてインナー・フレーム・リード5のピッチdが小さい
MOS−LSIなどにあっては、その端子パッド4,4
の間隔Wと上記インナー・フレーム・リード5,5.・
・・のピッチdとの整合がとり難くなる。この結果、第
3図中に破線で示すように、ボンディング・ワイヤー之
゛が隣接のリード5に接触して短絡を引き起こす恐れか
大きくなる、という問題点のあることが本発明者らによ
ってあきらかとされた。
本発明の目的は、はみ出し部分を有する異形パターン形
状の内部回路部を有する半導体集積回路装置にあって、
半導体チップの面積増大を伴わずに、そのはみ出し部分
の両側に配設される端子パッドの間隔を小さくし、これ
により端子パッドとインナー・フレーム・リード間にお
けるピッチの整合をはかって、隣接リードとの短絡を確
実に防止できるようにする、という技術を提供すること
にある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
E問題点を解決するための手段] 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、内部回路部のはみ出し部分の両側あるいは片
側に位置するボンディング用端子パッドだけを電源ライ
ンの内側に配置する、というものである。
[作用] 上記した手段によれば、内部回路部にはみ出し部分があ
っても、その外側にボンディング用端子パッドを置くた
めのスペースを確医することなく、そのはみ出し部分の
両側あるいは片側に接近して端子パッドを配置すること
ができる。これにより、半導体チップの面積増大を伴わ
ずに、そのはみ出し部分の両側に配設される端子パッド
の間隔3小さくし、これにより端子パッドとインナー・
フレーム・リード間におけるピッチの整合をはかって、
隣接リードとの短絡を確実に防止できるようにする、と
いう目的が達成される。
[実施例] 以下、本発明の好適な実施例を図面に基ついて説明する
なお、各図中、同一符号は同一あるいは相当部分を示す
第1図はこの発明による技術が適用された半導体集積回
路装置の全体的な平面レイアウト構成を示す。
また、第2図は第1図の一部を拡大して示す。
第1図および第2図に示す半導体集積回路装ではMOS
−LSI(大規模請績回路装置)として構成され、規則
的な回路パターンによって構成されるデジタル回路部と
不規則的な回路パターンによって構成されるアナログ回
路部とが同一の半導体チップ100内に一緒に形成され
ている。
先ず、第1図に示すように、半導体チップ100の中央
部に内部回路部1が配置され、その周囲に周辺回路部2
および電源ライン3が配設され、さらにその外側にボン
ディング用端子パッド4が配設されている。各端子パ・
・ノド4,4.・・・はそれぞれ、ボンディング・ワイ
ヤー見によって対応するインナー・フレーム・リード5
,5.5゜・・・に接続されている。
内部回路部1は、方形な整形部分10とはみ出し部分1
1を有する異形パターン形状に形成されている。整形部
分10には規則的な回路パターンによるデジタル回路部
が形成され、はみ出し部分11には不規則的な回路パタ
ーンによるアナログ回路部が形成されている。
ここで、はみ出し部分11は端子パッド4.4の間を割
って外側へ突出させられている。このはみ出し部分11
に形成された内部回路部は、第2図に示すように、電源
ライン3の下に形成された周辺回路部2を介して、はみ
出し部分11の両側に位置さぜられな端子パッド4.4
に接続されている。そして、この部分の端子パッド4,
4は、電源ライン3の内側に配置されている。つまり、
電源ライン3は、はみ出し部分11の両側に位置する端
子パッド4.11の外側を迂回するように配設されてい
る。
以上のように構成したことにより、内部回路部1にはみ
出し部分11があっても、その外側にボンディング用端
子パッド4.4を置くためのスペースを確保することな
く、そのはみ出し部分11の両側に接近して端子パッド
4,4を配置することができるようになる。これにより
、半導体チンブ100の面積増大を伴わずに、そのはみ
出し部分11の両側に配設される端子パッド4,4の間
隔Wを小さくすることができるようになる。この結果、
端子パッド4.4とインナー・フレーム・リードヲ、5
の間におけるピッチの整合がはがれるようになり、仮に
第1図中に破線で示すようにボンディング・ワイヤー込
゛が多少湾曲するようなことがあっても、隣接リードと
の短絡が確実に防止されるようになる。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種/:!
変更可能であることはいうまでもない。たとえば、電源
ライン3の内側に配置する端子パッド4は、はみ出し部
分11の片側に位置するものだけでもよい。また、はみ
出し部分11は複数箇所にあってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるMOS−LS Iに
適用した場合について説明したが、それに限定されるも
のではなく、たとえば、バイポーラとM OSが複合的
に形成された半導体集積回路装置などにも適用できる。
[発明の効果] 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、はみ出し部分を有する異形パターン形状の内
部回路部を有する半導体集積回路装置にあって、半導体
チップの面積増大をイ、Pわずに、そのはみ出し部分の
両側に配設される端子パッドの間隔を小さくすることが
でき、これにより端子パッドとインナー・フレーム・リ
ード間におけるピッチの整きをはかって、隣接リードと
の短絡を確実に防止することができるようになる、とい
う効果が得られる。
【図面の簡単な説明】
第1図はこの発明による技術が適用された半導体集積回
路装置の一実施例を示す平面レイアウト図、 第2図は第1図の一部を拡大して示す図、第3図はこの
発明に先立って検討された半導体集積回路装置の平面レ
イアウト状態を示す図である。 1・・・内部回路部、10・・・整形部分、11・・・
はみ出し部分、2・・・周辺回路部、3・・・電源ライ
ン、4・・・端子パッド、5・・・インナ7・フレーム
・リード、見、2′  ・・・ボンディング・ワイヤー
。 第   1  図 と ! 第  2  図 第  3  図 ヂ

Claims (1)

  1. 【特許請求の範囲】 1、外側へのはみ出し部分をもつ異形パターン形状の内
    部回路部と、この内部回路部の周囲に沿つて配設された
    周辺回路部および電源ラインと、この電源ラインの外側
    に配置されたボンディング用の端子パッド部とを有する
    半導体集積回路装置であつて、上記内部回路のはみ出し
    部分の両側あるいは片側に位置する端子パッドを電源ラ
    インの内側に配置したことを特徴とする半導体集積回路
    装置。 2、上記内部回路部の整形部分に規則的な回路パターン
    を形成し、上記はみ出し部分に不規則的な回路パターン
    を形成したことを特徴とする特許請求の範囲第1項記載
    の半導体集積回路装置。 3、上記内部回路部の整形部分にデジタル回路を形成し
    、上記はみ出し部分にアナログ回路を形成したことを特
    徴とする特許請求の範囲第1項または第2項記載の半導
    体集積回路装置。
JP19546886A 1986-08-22 1986-08-22 半導体集積回路装置 Pending JPS6352465A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021533581A (ja) * 2018-11-01 2021-12-02 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. 集積回路静電気放電バス構造および関連方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021533581A (ja) * 2018-11-01 2021-12-02 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. 集積回路静電気放電バス構造および関連方法

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