JPS6352465A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6352465A JPS6352465A JP19546886A JP19546886A JPS6352465A JP S6352465 A JPS6352465 A JP S6352465A JP 19546886 A JP19546886 A JP 19546886A JP 19546886 A JP19546886 A JP 19546886A JP S6352465 A JPS6352465 A JP S6352465A
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- semiconductor integrated
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- 238000005516 engineering process Methods 0.000 description 5
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- 238000010586 diagram Methods 0.000 description 2
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、半導体集積回路装置技術、さらにはＭＯＳ
−ＬＳＩ （大規模集積回路装置）に適用して有効な技
術に関するもので、たとえば、アナログ回路とデジタル
回路とが一緒に形成されたアナログ／デジタル混在型の
ＭＯＳ−ＬＳＩに利用して有効な技術に関するものであ
る。
−ＬＳＩ （大規模集積回路装置）に適用して有効な技
術に関するもので、たとえば、アナログ回路とデジタル
回路とが一緒に形成されたアナログ／デジタル混在型の
ＭＯＳ−ＬＳＩに利用して有効な技術に関するものであ
る。
［従来の技術］
たとえば、日経マグロウヒル社刊行「日経エレクトロニ
クス １９８２年６月２１日号、ｒｉｏ。
クス １９８２年６月２１日号、ｒｉｏ。
２９３Ｊ １１５〜１３２頁に記載されているようなＭ
ＯＳ−ＬＳＩては、一般に、半導体チップの中央に内部
回路部が配置され、その周囲に沿って周辺回路部と電源
ラインが配設される。そして、その電源ラインあ外側に
ボンディング用の端子パッドが配設される。
ＯＳ−ＬＳＩては、一般に、半導体チップの中央に内部
回路部が配置され、その周囲に沿って周辺回路部と電源
ラインが配設される。そして、その電源ラインあ外側に
ボンディング用の端子パッドが配設される。
ここで、本発明者らは、上述したレイアウト規則て↑ｊ
４成された半導体集積回路装置について検討した。以下
は、公知とされた技術ではないが、本発明者によって検
討された技術であり、その概要は次のとおりである。
４成された半導体集積回路装置について検討した。以下
は、公知とされた技術ではないが、本発明者によって検
討された技術であり、その概要は次のとおりである。
第３図は本発明者らによって検討された半導体集積回路
装置のレイアウト構成を示す。
装置のレイアウト構成を示す。
同図に示す半導体集積回路装置は、方形の整形部１０と
外側へのはみ出し部分１１とからなる異形パターン形状
の内部回路部１が半導体チップ１００の中央部に形成さ
れている。そして、この内部回路部１の輪郭にそって周
辺回路部２および電源ライン３が配設されている。この
場合、ボンディング用の端子パッド部４はすべて電源ラ
イン３の外側に配置されている。各端子パッド４はそれ
ぞれ、所定の間隔ピッチｄで配列されたインナー・フレ
ーム リード５にボンディング・ワイヤー見で接続され
ている。
外側へのはみ出し部分１１とからなる異形パターン形状
の内部回路部１が半導体チップ１００の中央部に形成さ
れている。そして、この内部回路部１の輪郭にそって周
辺回路部２および電源ライン３が配設されている。この
場合、ボンディング用の端子パッド部４はすべて電源ラ
イン３の外側に配置されている。各端子パッド４はそれ
ぞれ、所定の間隔ピッチｄで配列されたインナー・フレ
ーム リード５にボンディング・ワイヤー見で接続され
ている。
［発明が解決しようとする問題点コ
しかしながら、上述した技術には、次のような問題点の
あることが本発明者らによってあきらかとされた。
あることが本発明者らによってあきらかとされた。
すなわち、第３図に示すように、内部回路部１が異形の
パターン形状をもつ場合、そのはみ出し部分１１の外側
に端子パッド４を配置するためのスペースがなくなる。
パターン形状をもつ場合、そのはみ出し部分１１の外側
に端子パッド４を配置するためのスペースがなくなる。
このため、そのはみ出し部分１１の近くの端子パッド４
は、そのはみ出し部分１１の両側に配置せざるを得なく
なる。ところが、そのはみ出し部分１１の両側に端子パ
ッド４を配置すると、その部分における端子バ・ソド４
゜４の間隔Ｗが大きく開いてしまう。このように端子パ
ッド４．４の間隔Ｗが大きく開くと、とくに端子数が多
くてインナー・フレーム・リード５のピッチｄが小さい
ＭＯＳ−ＬＳＩなどにあっては、その端子パッド４，４
の間隔Ｗと上記インナー・フレーム・リード５，５．・
・・のピッチｄとの整合がとり難くなる。この結果、第
３図中に破線で示すように、ボンディング・ワイヤー之
゛が隣接のリード５に接触して短絡を引き起こす恐れか
大きくなる、という問題点のあることが本発明者らによ
ってあきらかとされた。
は、そのはみ出し部分１１の両側に配置せざるを得なく
なる。ところが、そのはみ出し部分１１の両側に端子パ
ッド４を配置すると、その部分における端子バ・ソド４
゜４の間隔Ｗが大きく開いてしまう。このように端子パ
ッド４．４の間隔Ｗが大きく開くと、とくに端子数が多
くてインナー・フレーム・リード５のピッチｄが小さい
ＭＯＳ−ＬＳＩなどにあっては、その端子パッド４，４
の間隔Ｗと上記インナー・フレーム・リード５，５．・
・・のピッチｄとの整合がとり難くなる。この結果、第
３図中に破線で示すように、ボンディング・ワイヤー之
゛が隣接のリード５に接触して短絡を引き起こす恐れか
大きくなる、という問題点のあることが本発明者らによ
ってあきらかとされた。
本発明の目的は、はみ出し部分を有する異形パターン形
状の内部回路部を有する半導体集積回路装置にあって、
半導体チップの面積増大を伴わずに、そのはみ出し部分
の両側に配設される端子パッドの間隔を小さくし、これ
により端子パッドとインナー・フレーム・リード間にお
けるピッチの整合をはかって、隣接リードとの短絡を確
実に防止できるようにする、という技術を提供すること
にある。
状の内部回路部を有する半導体集積回路装置にあって、
半導体チップの面積増大を伴わずに、そのはみ出し部分
の両側に配設される端子パッドの間隔を小さくし、これ
により端子パッドとインナー・フレーム・リード間にお
けるピッチの整合をはかって、隣接リードとの短絡を確
実に防止できるようにする、という技術を提供すること
にある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
Ｅ問題点を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、内部回路部のはみ出し部分の両側あるいは片
側に位置するボンディング用端子パッドだけを電源ライ
ンの内側に配置する、というものである。
側に位置するボンディング用端子パッドだけを電源ライ
ンの内側に配置する、というものである。
［作用］
上記した手段によれば、内部回路部にはみ出し部分があ
っても、その外側にボンディング用端子パッドを置くた
めのスペースを確医することなく、そのはみ出し部分の
両側あるいは片側に接近して端子パッドを配置すること
ができる。これにより、半導体チップの面積増大を伴わ
ずに、そのはみ出し部分の両側に配設される端子パッド
の間隔３小さくし、これにより端子パッドとインナー・
フレーム・リード間におけるピッチの整合をはかって、
隣接リードとの短絡を確実に防止できるようにする、と
いう目的が達成される。
っても、その外側にボンディング用端子パッドを置くた
めのスペースを確医することなく、そのはみ出し部分の
両側あるいは片側に接近して端子パッドを配置すること
ができる。これにより、半導体チップの面積増大を伴わ
ずに、そのはみ出し部分の両側に配設される端子パッド
の間隔３小さくし、これにより端子パッドとインナー・
フレーム・リード間におけるピッチの整合をはかって、
隣接リードとの短絡を確実に防止できるようにする、と
いう目的が達成される。
［実施例］
以下、本発明の好適な実施例を図面に基ついて説明する
。
。
なお、各図中、同一符号は同一あるいは相当部分を示す
。
。
第１図はこの発明による技術が適用された半導体集積回
路装置の全体的な平面レイアウト構成を示す。
路装置の全体的な平面レイアウト構成を示す。
また、第２図は第１図の一部を拡大して示す。
第１図および第２図に示す半導体集積回路装ではＭＯＳ
−ＬＳＩ（大規模請績回路装置）として構成され、規則
的な回路パターンによって構成されるデジタル回路部と
不規則的な回路パターンによって構成されるアナログ回
路部とが同一の半導体チップ１００内に一緒に形成され
ている。
−ＬＳＩ（大規模請績回路装置）として構成され、規則
的な回路パターンによって構成されるデジタル回路部と
不規則的な回路パターンによって構成されるアナログ回
路部とが同一の半導体チップ１００内に一緒に形成され
ている。
先ず、第１図に示すように、半導体チップ１００の中央
部に内部回路部１が配置され、その周囲に周辺回路部２
および電源ライン３が配設され、さらにその外側にボン
ディング用端子パッド４が配設されている。各端子パ・
・ノド４，４．・・・はそれぞれ、ボンディング・ワイ
ヤー見によって対応するインナー・フレーム・リード５
，５．５゜・・・に接続されている。
部に内部回路部１が配置され、その周囲に周辺回路部２
および電源ライン３が配設され、さらにその外側にボン
ディング用端子パッド４が配設されている。各端子パ・
・ノド４，４．・・・はそれぞれ、ボンディング・ワイ
ヤー見によって対応するインナー・フレーム・リード５
，５．５゜・・・に接続されている。
内部回路部１は、方形な整形部分１０とはみ出し部分１
１を有する異形パターン形状に形成されている。整形部
分１０には規則的な回路パターンによるデジタル回路部
が形成され、はみ出し部分１１には不規則的な回路パタ
ーンによるアナログ回路部が形成されている。
１を有する異形パターン形状に形成されている。整形部
分１０には規則的な回路パターンによるデジタル回路部
が形成され、はみ出し部分１１には不規則的な回路パタ
ーンによるアナログ回路部が形成されている。
ここで、はみ出し部分１１は端子パッド４．４の間を割
って外側へ突出させられている。このはみ出し部分１１
に形成された内部回路部は、第２図に示すように、電源
ライン３の下に形成された周辺回路部２を介して、はみ
出し部分１１の両側に位置さぜられな端子パッド４．４
に接続されている。そして、この部分の端子パッド４，
４は、電源ライン３の内側に配置されている。つまり、
電源ライン３は、はみ出し部分１１の両側に位置する端
子パッド４．１１の外側を迂回するように配設されてい
る。
って外側へ突出させられている。このはみ出し部分１１
に形成された内部回路部は、第２図に示すように、電源
ライン３の下に形成された周辺回路部２を介して、はみ
出し部分１１の両側に位置さぜられな端子パッド４．４
に接続されている。そして、この部分の端子パッド４，
４は、電源ライン３の内側に配置されている。つまり、
電源ライン３は、はみ出し部分１１の両側に位置する端
子パッド４．１１の外側を迂回するように配設されてい
る。
以上のように構成したことにより、内部回路部１にはみ
出し部分１１があっても、その外側にボンディング用端
子パッド４．４を置くためのスペースを確保することな
く、そのはみ出し部分１１の両側に接近して端子パッド
４，４を配置することができるようになる。これにより
、半導体チンブ１００の面積増大を伴わずに、そのはみ
出し部分１１の両側に配設される端子パッド４，４の間
隔Ｗを小さくすることができるようになる。この結果、
端子パッド４．４とインナー・フレーム・リードヲ、５
の間におけるピッチの整合がはがれるようになり、仮に
第１図中に破線で示すようにボンディング・ワイヤー込
゛が多少湾曲するようなことがあっても、隣接リードと
の短絡が確実に防止されるようになる。
出し部分１１があっても、その外側にボンディング用端
子パッド４．４を置くためのスペースを確保することな
く、そのはみ出し部分１１の両側に接近して端子パッド
４，４を配置することができるようになる。これにより
、半導体チンブ１００の面積増大を伴わずに、そのはみ
出し部分１１の両側に配設される端子パッド４，４の間
隔Ｗを小さくすることができるようになる。この結果、
端子パッド４．４とインナー・フレーム・リードヲ、５
の間におけるピッチの整合がはがれるようになり、仮に
第１図中に破線で示すようにボンディング・ワイヤー込
゛が多少湾曲するようなことがあっても、隣接リードと
の短絡が確実に防止されるようになる。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種／：！
変更可能であることはいうまでもない。たとえば、電源
ライン３の内側に配置する端子パッド４は、はみ出し部
分１１の片側に位置するものだけでもよい。また、はみ
出し部分１１は複数箇所にあってもよい。
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種／：！
変更可能であることはいうまでもない。たとえば、電源
ライン３の内側に配置する端子パッド４は、はみ出し部
分１１の片側に位置するものだけでもよい。また、はみ
出し部分１１は複数箇所にあってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯＳ−ＬＳ Ｉに
適用した場合について説明したが、それに限定されるも
のではなく、たとえば、バイポーラとＭ ＯＳが複合的
に形成された半導体集積回路装置などにも適用できる。
をその背景となった利用分野であるＭＯＳ−ＬＳ Ｉに
適用した場合について説明したが、それに限定されるも
のではなく、たとえば、バイポーラとＭ ＯＳが複合的
に形成された半導体集積回路装置などにも適用できる。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、はみ出し部分を有する異形パターン形状の内
部回路部を有する半導体集積回路装置にあって、半導体
チップの面積増大をイ、Ｐわずに、そのはみ出し部分の
両側に配設される端子パッドの間隔を小さくすることが
でき、これにより端子パッドとインナー・フレーム・リ
ード間におけるピッチの整きをはかって、隣接リードと
の短絡を確実に防止することができるようになる、とい
う効果が得られる。
部回路部を有する半導体集積回路装置にあって、半導体
チップの面積増大をイ、Ｐわずに、そのはみ出し部分の
両側に配設される端子パッドの間隔を小さくすることが
でき、これにより端子パッドとインナー・フレーム・リ
ード間におけるピッチの整きをはかって、隣接リードと
の短絡を確実に防止することができるようになる、とい
う効果が得られる。
第１図はこの発明による技術が適用された半導体集積回
路装置の一実施例を示す平面レイアウト図、 第２図は第１図の一部を拡大して示す図、第３図はこの
発明に先立って検討された半導体集積回路装置の平面レ
イアウト状態を示す図である。 １・・・内部回路部、１０・・・整形部分、１１・・・
はみ出し部分、２・・・周辺回路部、３・・・電源ライ
ン、４・・・端子パッド、５・・・インナ７・フレーム
・リード、見、２′ ・・・ボンディング・ワイヤー
。 第 １ 図 と ！ 第 ２ 図 第 ３ 図 ヂ
路装置の一実施例を示す平面レイアウト図、 第２図は第１図の一部を拡大して示す図、第３図はこの
発明に先立って検討された半導体集積回路装置の平面レ
イアウト状態を示す図である。 １・・・内部回路部、１０・・・整形部分、１１・・・
はみ出し部分、２・・・周辺回路部、３・・・電源ライ
ン、４・・・端子パッド、５・・・インナ７・フレーム
・リード、見、２′ ・・・ボンディング・ワイヤー
。 第 １ 図 と ！ 第 ２ 図 第 ３ 図 ヂ
Claims (1)
- 【特許請求の範囲】 １、外側へのはみ出し部分をもつ異形パターン形状の内
部回路部と、この内部回路部の周囲に沿つて配設された
周辺回路部および電源ラインと、この電源ラインの外側
に配置されたボンディング用の端子パッド部とを有する
半導体集積回路装置であつて、上記内部回路のはみ出し
部分の両側あるいは片側に位置する端子パッドを電源ラ
インの内側に配置したことを特徴とする半導体集積回路
装置。 ２、上記内部回路部の整形部分に規則的な回路パターン
を形成し、上記はみ出し部分に不規則的な回路パターン
を形成したことを特徴とする特許請求の範囲第１項記載
の半導体集積回路装置。 ３、上記内部回路部の整形部分にデジタル回路を形成し
、上記はみ出し部分にアナログ回路を形成したことを特
徴とする特許請求の範囲第１項または第２項記載の半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19546886A JPS6352465A (ja) | 1986-08-22 | 1986-08-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19546886A JPS6352465A (ja) | 1986-08-22 | 1986-08-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6352465A true JPS6352465A (ja) | 1988-03-05 |
Family
ID=16341580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19546886A Pending JPS6352465A (ja) | 1986-08-22 | 1986-08-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6352465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021533581A (ja) * | 2018-11-01 | 2021-12-02 | 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. | 集積回路静電気放電バス構造および関連方法 |
-
1986
- 1986-08-22 JP JP19546886A patent/JPS6352465A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021533581A (ja) * | 2018-11-01 | 2021-12-02 | 長江存儲科技有限責任公司Yangtze Memory Technologies Co., Ltd. | 集積回路静電気放電バス構造および関連方法 |
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