JPH03165520A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH03165520A
JPH03165520A JP1305233A JP30523389A JPH03165520A JP H03165520 A JPH03165520 A JP H03165520A JP 1305233 A JP1305233 A JP 1305233A JP 30523389 A JP30523389 A JP 30523389A JP H03165520 A JPH03165520 A JP H03165520A
Authority
JP
Japan
Prior art keywords
type
gate electrode
diffusion layer
type diffusion
conductor
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Pending
Application number
JP1305233A
Other languages
English (en)
Inventor
Masayuki Karasawa
唐澤 眞之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Publication of JPH03165520A publication Critical patent/JPH03165520A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野1 本発明は半導体装置に関し、異極ゲート電極の接続方法
に関する。
〔従来の技術1 従来の半導体装置においては、第2図に示すようにP型
MOSFETのP型ポリシリコンゲート電極(以下P型
ゲート電極と略す)とN型MOSFETのN型ポリシリ
コンゲート電極(以下N型ゲート電極と略す)とをゲー
ト電極上面の第1層目の配線層により接続していた。
[発明が解決しようとする課題] しかし、従来の技術ではP型ゲート電極とN型ゲート電
極とを第1層目の配線層により接続していた為、配線領
域の低減、または、チップ面積の増加という問題点があ
った。
そこで本発明はこのような問題点を解決するもので、P
型ゲート電極とN型ゲート電極とが接続された半導体装
置の配線領域の拡大、または、チップ面積の縮小を目的
とする。
〔課題を解決するための手段〕
本発明の半導体装置は。
a)MOSFETを用いた半導体集積回路において、 b)P型ポリシリコンをゲート電極とするP型MOSF
ETと、N型ポリシリコンをゲート電極とするN型MO
SFETとを有し、 c)+tff記P型MOSFETのゲート電極と前記N
型MOSFETのゲート電極とをゲート電極下面の導体
により接続したことを特徴とする。
〔実 施 例1 第1図は本発明の半導体装置の実施例を示す断面図であ
る。第1図において101はP型ポリシリコンのゲート
電極、102はN型ポリシリコンのゲート電極、103
はポリシリコン等の導体。
104は絶縁層、105はN型拡散層、106はP型拡
散層、107はP型拡散層、108はN型拡散層を示し
、前記101,104,107.108によりP型MO
SFETを形成し、前記102.104.105.10
6によりN型拡散層を形成する。前記P型MOSFET
のP型ゲート電極と前記N型MOSFETのN型ゲート
電極とは前記103で示されるゲート電極下面の導体に
て接続されている。この為、第1図に示される通りP型
ゲート電極とN型ゲート電極とを第1層目の配線層によ
り接続されている従来例に比べ配線層領域は広く取れ、
または、チップ面積を小さくすることが出来る。
[発明の効果] 以上に述べたように本発明によれば、P型ゲート電極と
N型ゲート電極とをゲート電極下面の導体により接続す
ることにより配線層領域を拡大することができる、また
は、チップ面積を縮小できるという効果がある。
【図面の簡単な説明】
第1図は本発明の半導体装置の実施例を示す断面図。 第2図は従来例を示す断面図。 101・・・P型ゲート電極 102・・・N型ゲート電極 103・・・導体 104 ・ 105  ・ 106 ・ 107  ・ 108 ・ 201  ・  02 203 ・ 204 ・ 205 ・ 206 ・ 207 ・ 208  ・ ・絶縁膜 ・N型拡散層 ・P型拡散層 ・P型拡散層 ・N型拡散層 ・P型ゲート電極 ・N型ゲート電極 ・第1層目の配線層 ・絶縁膜 ・N型拡散層 ・P型拡散層 ・P型拡散層 ・N型拡散層

Claims (1)

  1. 【特許請求の範囲】 a)絶縁ゲート電界効果トランジスタ(以下MOSFE
    Tと略す)を用いた半導体集積回路において、 b)P型ポリシリコンをゲート電極とするP型MOSF
    ETと、N型ポリシリコンをゲート電極とするN型MO
    SFETとを有し、 c)前記P型MOSFETのゲート電極と前記N型MO
    SFETのゲート電極とをゲート電極下面の導体により
    接続したことを特徴とする半導体装置。
JP1305233A 1989-11-25 1989-11-25 半導体装置 Pending JPH03165520A (ja)

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