JPS6337656A - シヨツトキ−バリアダイオ−ド - Google Patents
シヨツトキ−バリアダイオ−ドInfo
- Publication number
- JPS6337656A JPS6337656A JP18059186A JP18059186A JPS6337656A JP S6337656 A JPS6337656 A JP S6337656A JP 18059186 A JP18059186 A JP 18059186A JP 18059186 A JP18059186 A JP 18059186A JP S6337656 A JPS6337656 A JP S6337656A
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- JP
- Japan
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- chips
- electrodes
- trapezoidal
- triangular
- substrate
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、１個の半導体基板に設けたガードリングによ
り互いに隔離されたチップを複数個形成し、不良部のチ
ップに相当する部分の電極を除去し、残るチップを並列
接続したショットキーバリアダイオードに関する。
り互いに隔離されたチップを複数個形成し、不良部のチ
ップに相当する部分の電極を除去し、残るチップを並列
接続したショットキーバリアダイオードに関する。
［従来技術とその問題点〕
この種のショットキーバリアダイオードは、第３ａ図、
第３ｂ図に示すように、円形の半導体基板１ （図はそ
の四半部を示す）の平面上にガードリング２によって互
いに隔離された方形のチップが縦横に列をなして市松模
様状に配列され、それぞれに酸化１！ｉ！３により互い
に絶縁された電極４が設けられたものが知られている。
第３ｂ図に示すように、円形の半導体基板１ （図はそ
の四半部を示す）の平面上にガードリング２によって互
いに隔離された方形のチップが縦横に列をなして市松模
様状に配列され、それぞれに酸化１！ｉ！３により互い
に絶縁された電極４が設けられたものが知られている。
このようなショットキーバリアダイオードでは半導体基
板１の周辺部にできる台形状あるいは三角形状の空間５
はダイオード素子として機能せず、基板面積に対する素
子としての有効面積が小さい、そのため除去できる７良
部分数が少なく、結果として、ショットキーバリアダイ
オードとしての不良率が高いという欠点があった。
板１の周辺部にできる台形状あるいは三角形状の空間５
はダイオード素子として機能せず、基板面積に対する素
子としての有効面積が小さい、そのため除去できる７良
部分数が少なく、結果として、ショットキーバリアダイ
オードとしての不良率が高いという欠点があった。
本発明の目的は、不良率が小さく大電流を流し得るショ
ットキーバリアダイオードを堤供することにある。
ットキーバリアダイオードを堤供することにある。
本発明はこの目的を達成するため、円形の半導体基板に
ガードリングを設け、このガードリングにより互いに隔
離された方形のチップを市松模様状に配列するとともに
、半導体基板の周辺部に残る空間に同様にガードリング
により互いに隔離されたほぼ台形状または三角形状のチ
ップを設けるものであり、方形のチップを形成できない
基板部分にも方形とは異なる形状チップを形状すること
により素子としての有効面積を広げるものである。
ガードリングを設け、このガードリングにより互いに隔
離された方形のチップを市松模様状に配列するとともに
、半導体基板の周辺部に残る空間に同様にガードリング
により互いに隔離されたほぼ台形状または三角形状のチ
ップを設けるものであり、方形のチップを形成できない
基板部分にも方形とは異なる形状チップを形状すること
により素子としての有効面積を広げるものである。
次に本発明の実施例を図面について説明する。
第１ａ図、第１ｂ図は本発明の実施例の四半部のそれぞ
れ平面図、側面図で、円形の半導体基板ｌの平面上に、
ガードリング２によって互いに隔離された方形のチップ
が縦横に列をなして市松模様状に配列され、それぞれに
酸化膜３により互いに絶縁された方形状の電極４が設け
られている。
れ平面図、側面図で、円形の半導体基板ｌの平面上に、
ガードリング２によって互いに隔離された方形のチップ
が縦横に列をなして市松模様状に配列され、それぞれに
酸化膜３により互いに絶縁された方形状の電極４が設け
られている。
方形のチップを形成した結果基ｍｌの周辺部に残る空間
には、方形状の千ノブに隣接するように、同じくガード
リングによって方形チップとの間および相互間が隔離さ
れた三角形状または台形状のチップが設けられ、それぞ
れに酸化膜３により互いに絶縁された三角形状の電極６
および台形状の電極７が設けられ、これらの電極６，７
の最外周辺は基板ｌと同心円を形成する。
には、方形状の千ノブに隣接するように、同じくガード
リングによって方形チップとの間および相互間が隔離さ
れた三角形状または台形状のチップが設けられ、それぞ
れに酸化膜３により互いに絶縁された三角形状の電極６
および台形状の電極７が設けられ、これらの電極６，７
の最外周辺は基板ｌと同心円を形成する。
次に本発明のショットキーバリアダイオードの製造方法
を第２図について説明する。
を第２図について説明する。
ｎ形シリコン半導体基板ｌにイオンインプランテーショ
ンにより方形リング状に市松横様状にＰ＋ドープ材を打
ち込み、基板ｌの周辺部には三角形リング状または台形
リング状にＰ“ドープ材を打ち込み、方形、三角形およ
び台形状のガードリング２を設ける。この場合基板１の
周辺部に設けた三角形あるいは台形のガードリングの最
外周辺は基板１と同心円となるようにする（第２ａ図）
。
ンにより方形リング状に市松横様状にＰ＋ドープ材を打
ち込み、基板ｌの周辺部には三角形リング状または台形
リング状にＰ“ドープ材を打ち込み、方形、三角形およ
び台形状のガードリング２を設ける。この場合基板１の
周辺部に設けた三角形あるいは台形のガードリングの最
外周辺は基板１と同心円となるようにする（第２ａ図）
。
次に基板１の全面に酸化膜３を設け、ガードリング２に
囲まれた部分のみ方形状、三角形状、または台形状にフ
ォトエツチングにより酸化膜を除去する（第２ｂ図）。
囲まれた部分のみ方形状、三角形状、または台形状にフ
ォトエツチングにより酸化膜を除去する（第２ｂ図）。
全面にバリアメタルと電極金属を蒸着し、ガードリング
２により囲まれた部分以外の部分をフォトエツチングに
より除去し、方形状の電極４、三角形状の電極６、およ
び台形状の電Ｖ７ｓ７を形成する（第２ｃ図、第１ａ図
）。
２により囲まれた部分以外の部分をフォトエツチングに
より除去し、方形状の電極４、三角形状の電極６、およ
び台形状の電Ｖ７ｓ７を形成する（第２ｃ図、第１ａ図
）。
試験の結果不良と判定された部分８の電極およびバリア
メタルをエツチングにより除去する（第２ｄ図）。
メタルをエツチングにより除去する（第２ｄ図）。
モリブデン接触ｉ９．１０で上下より挟み、加圧機１１
，１２、絶縁リング１３より形成されるパッケージ内に
組み込むことにより加圧接触構造のショットキーバリア
ダイオードが完成する（第２ｅ図）。
，１２、絶縁リング１３より形成されるパッケージ内に
組み込むことにより加圧接触構造のショットキーバリア
ダイオードが完成する（第２ｅ図）。
基板に形成したチップの最外周部の辺が基板と同心円状
になっているから、バリアメタルと電極金属を蒸着する
際簡単な治具を用いて選択芸者を行い、基板の最外周部
に残る未使用部分１４ （第１ａ図）にバリアメタルと
電極金属をつけないようにすることができる。その結果
バリアメタルと電極の不必要部分をエツチングする際の
エツチング量が均一となり、オーバーエツチングされる
ことなく良質のダイオードエレメントが得られるという
利点がある。
になっているから、バリアメタルと電極金属を蒸着する
際簡単な治具を用いて選択芸者を行い、基板の最外周部
に残る未使用部分１４ （第１ａ図）にバリアメタルと
電極金属をつけないようにすることができる。その結果
バリアメタルと電極の不必要部分をエツチングする際の
エツチング量が均一となり、オーバーエツチングされる
ことなく良質のダイオードエレメントが得られるという
利点がある。
本発明によれば、円形の半導体基板の従来はチップを形
成しない周辺部にも三角形状または台形状のチップを設
けることにより、素子としての有効面積が広がり、許容
し得る除去可能な部分が増加し、エレメントとしの良品
率が向上し、また電流を流した際の損失による熱分布が
ほぼエレメント全体で均一となる効果が得られるもので
ある。
成しない周辺部にも三角形状または台形状のチップを設
けることにより、素子としての有効面積が広がり、許容
し得る除去可能な部分が増加し、エレメントとしの良品
率が向上し、また電流を流した際の損失による熱分布が
ほぼエレメント全体で均一となる効果が得られるもので
ある。
第１ａ図、第１ｂ図は本発明の一実施例のそれぞれ平面
図、側面図、第２ａ図〜第２ｅ図は本発明のショットキ
ーバリアダイオードの製造工程の説明図、＄３ａ図、第
３ｂ図は従来のもののそれぞれ平面図、側面図である。 ｌ・・・半導体基板、 ２・・・ガードリング、 ３・
・・酸化膜、 ４・・・方形状の電極、 ６・・・三角
形状の電極、 ７・・・台形伏の電極。 〜１・ム１．３ノパノヱ八ンＩＪ１１上晶４−Ｊ−５エ
。
図、側面図、第２ａ図〜第２ｅ図は本発明のショットキ
ーバリアダイオードの製造工程の説明図、＄３ａ図、第
３ｂ図は従来のもののそれぞれ平面図、側面図である。 ｌ・・・半導体基板、 ２・・・ガードリング、 ３・
・・酸化膜、 ４・・・方形状の電極、 ６・・・三角
形状の電極、 ７・・・台形伏の電極。 〜１・ム１．３ノパノヱ八ンＩＪ１１上晶４−Ｊ−５エ
。
Claims (1)
- １）円形の半導体基板にガードリングを設け、このガー
ドリングにより互いに隔離された方形のチップを市松模
様状に配列するとともに、半導体基板の周辺部に残る空
間に同様にガードリングにより互いに隔離されたほぼ台
形状または三角形状のチップを設けたことを特徴とする
ショットキーバリアダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18059186A JPS6337656A (ja) | 1986-07-31 | 1986-07-31 | シヨツトキ−バリアダイオ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18059186A JPS6337656A (ja) | 1986-07-31 | 1986-07-31 | シヨツトキ−バリアダイオ−ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6337656A true JPS6337656A (ja) | 1988-02-18 |
| JPH0579187B2 JPH0579187B2 (ja) | 1993-11-01 |
Family
ID=16085939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18059186A Granted JPS6337656A (ja) | 1986-07-31 | 1986-07-31 | シヨツトキ−バリアダイオ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337656A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6764938B2 (en) * | 1994-07-20 | 2004-07-20 | Fujitsu Limited | Integrated electronic device having flip-chip connection with circuit board and fabrication method thereof |
| JP2009032909A (ja) * | 2007-07-27 | 2009-02-12 | Toko Inc | ショットキーバリアダイオードの製造方法 |
| WO2012083783A1 (en) * | 2010-12-22 | 2012-06-28 | Csmc Technologies Fab1 Co., Ltd | Double-diffusion metal-oxide semiconductor devices |
-
1986
- 1986-07-31 JP JP18059186A patent/JPS6337656A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6764938B2 (en) * | 1994-07-20 | 2004-07-20 | Fujitsu Limited | Integrated electronic device having flip-chip connection with circuit board and fabrication method thereof |
| JP2009032909A (ja) * | 2007-07-27 | 2009-02-12 | Toko Inc | ショットキーバリアダイオードの製造方法 |
| WO2012083783A1 (en) * | 2010-12-22 | 2012-06-28 | Csmc Technologies Fab1 Co., Ltd | Double-diffusion metal-oxide semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0579187B2 (ja) | 1993-11-01 |
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