JPH065736B2 - ショットキー・ダイオード - Google Patents
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- JPH065736B2 JPH065736B2 JP1325394A JP32539489A JPH065736B2 JP H065736 B2 JPH065736 B2 JP H065736B2 JP 1325394 A JP1325394 A JP 1325394A JP 32539489 A JP32539489 A JP 32539489A JP H065736 B2 JPH065736 B2 JP H065736B2
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ショットキー・ダイオードに関する。
（従来の技術） 第６図は、特公昭５９−３５１８３号公報に開示されて
いるショットキバリア・ダイオードの断面構造を示して
おり、Ｎ＋型シリコン層６１上にＮ型エピタキシャル層
６２を成長させた半導体基板６０上に酸化膜６３を形成
してその一部を開口し、この開口部にバリア金属層６４
を接着させてショットキーバリアを形成している。そし
て、上記Ｎ型エピタキシャル層６２の表面に選択的にＰ
＋領域６５…を多数形成している。
いるショットキバリア・ダイオードの断面構造を示して
おり、Ｎ＋型シリコン層６１上にＮ型エピタキシャル層
６２を成長させた半導体基板６０上に酸化膜６３を形成
してその一部を開口し、この開口部にバリア金属層６４
を接着させてショットキーバリアを形成している。そし
て、上記Ｎ型エピタキシャル層６２の表面に選択的にＰ
＋領域６５…を多数形成している。
ところで、従来のショットキー・ダイオードの製造時に
例えばポジティブレジストのパターン形成に際して使用
するマスクパターンの一例を第７図に示している。この
マスクパターンは、ほぼ３５００μｍ×３５００μｍの
領域内のほぼ３１８０μｍ×３１８０μｍの領域を規定
する正方形リング状の分離領域規定用パターン部（例え
ば５０μｍ幅）７１と、この分離領域形成用パターン部
７１内でそれぞれ例えば１μｍ×１μｍの微細な抜きパ
ターン７２を例えば５μｍピッチで正方格子状の配列で
多数有する素子群領域パターン部（その一部を取り出し
て拡大して第８図に示す。）７３と、上記分離領域形成
用パターン部７１の周囲の例えば１５０μｍ幅の絶縁膜
領域を規定する絶縁膜領域規定用パターン部７４とを有
する。
例えばポジティブレジストのパターン形成に際して使用
するマスクパターンの一例を第７図に示している。この
マスクパターンは、ほぼ３５００μｍ×３５００μｍの
領域内のほぼ３１８０μｍ×３１８０μｍの領域を規定
する正方形リング状の分離領域規定用パターン部（例え
ば５０μｍ幅）７１と、この分離領域形成用パターン部
７１内でそれぞれ例えば１μｍ×１μｍの微細な抜きパ
ターン７２を例えば５μｍピッチで正方格子状の配列で
多数有する素子群領域パターン部（その一部を取り出し
て拡大して第８図に示す。）７３と、上記分離領域形成
用パターン部７１の周囲の例えば１５０μｍ幅の絶縁膜
領域を規定する絶縁膜領域規定用パターン部７４とを有
する。
上記マスクパターンおよびポジティブレジストを用いて
ＰＥＰ（フォトエッチングプロセス）処理を行うと、レ
ジストパターン形成後のベーク（ポストベーク）後にお
ける前記マスクパターン中のＡ−Ａ線部分に対応するレ
ジストパターンの平面パターンは第９図（ａ）に示すよ
うになり、このレジストパターン９０の抜きパターン部
分の断面は第９図（ｂ）に示すようになり、ポストベー
ク時におけるレジストパターン９０の周辺部から中央部
に向かう熱収縮によってパターン形状の変化が生じる。
ＰＥＰ（フォトエッチングプロセス）処理を行うと、レ
ジストパターン形成後のベーク（ポストベーク）後にお
ける前記マスクパターン中のＡ−Ａ線部分に対応するレ
ジストパターンの平面パターンは第９図（ａ）に示すよ
うになり、このレジストパターン９０の抜きパターン部
分の断面は第９図（ｂ）に示すようになり、ポストベー
ク時におけるレジストパターン９０の周辺部から中央部
に向かう熱収縮によってパターン形状の変化が生じる。
この場合、前記３１８０μｍ×３１８０μｍのレジスト
パターンの最大幅部分でａ％の収縮が生じたとすると、
最大幅部分で３１８０（μｍ）×（ａ／１００）＝３
１．８×ａ（μｍ）の寸法ずれが生じる。実際、レジス
トパターンの周辺部で１μｍ×１μｍの抜けパターンに
０．３μｍの寸法ずれが生じることが認められた。
パターンの最大幅部分でａ％の収縮が生じたとすると、
最大幅部分で３１８０（μｍ）×（ａ／１００）＝３
１．８×ａ（μｍ）の寸法ずれが生じる。実際、レジス
トパターンの周辺部で１μｍ×１μｍの抜けパターンに
０．３μｍの寸法ずれが生じることが認められた。
このように形状変化が生じたレジストパターン９０をそ
のままマスクとして基板上の酸化膜（例えばＳｉＯ
２膜）に対する異方性エッチング、例えば反応性イオン
エッチング（ＲＩＥ）処理を行うと、第９図（ｂ）に示
したレジストパターン９０下のＳｉＯ２膜のパターンの
断面は第９図（ｃ）に示すようになり、このＳｉＯ２膜
パターン９１の中央部の抜け寸法Ｌ２に比べて周辺部の
抜け寸法Ｌ１が小さくなる。
のままマスクとして基板上の酸化膜（例えばＳｉＯ
２膜）に対する異方性エッチング、例えば反応性イオン
エッチング（ＲＩＥ）処理を行うと、第９図（ｂ）に示
したレジストパターン９０下のＳｉＯ２膜のパターンの
断面は第９図（ｃ）に示すようになり、このＳｉＯ２膜
パターン９１の中央部の抜け寸法Ｌ２に比べて周辺部の
抜け寸法Ｌ１が小さくなる。
このようにパターン中央部とパターン周辺部とで抜け寸
法Ｌ２、Ｌ１に大きな差が生じたＳｉＯ２膜パターン９
１をそのままマスクとしてイオン注入などを行って基板
内にＰ＋領域を拡散形成すると、素子群領域の周辺部で
Ｐ＋領域の幅がなくなったり狭くなったりし、バリア部
のパターン寸法が精度良く形成されなくなる。これによ
り、前記Ｐ＋領域６４…とＮ型エピタキシャル層６２と
のＰＮ接合に逆バイアスを印加した時に、第１０図に示
すように、素子群領域の周辺部でＰ＋領域６４…の周辺
に形成される空乏層１００が結合しなかったり、結合す
るまでにかなりの逆バイアスを必要とするので、リーク
電流が大きくなり、良好な電気的特性が得られなくな
る。
法Ｌ２、Ｌ１に大きな差が生じたＳｉＯ２膜パターン９
１をそのままマスクとしてイオン注入などを行って基板
内にＰ＋領域を拡散形成すると、素子群領域の周辺部で
Ｐ＋領域の幅がなくなったり狭くなったりし、バリア部
のパターン寸法が精度良く形成されなくなる。これによ
り、前記Ｐ＋領域６４…とＮ型エピタキシャル層６２と
のＰＮ接合に逆バイアスを印加した時に、第１０図に示
すように、素子群領域の周辺部でＰ＋領域６４…の周辺
に形成される空乏層１００が結合しなかったり、結合す
るまでにかなりの逆バイアスを必要とするので、リーク
電流が大きくなり、良好な電気的特性が得られなくな
る。
（発明が解決しようとする課題） 上記したように従来のショットキー・ダイオードは、そ
の製造に際して例えばポジティブレジストを使用する場
合、レジストの素子群領域パターン部が非常に大きい
（ほぼ３１８０μｍ×３１８０μｍ程度）ので、ポスト
ベーク時の熱収縮によってレジストの形状変化が生じ、
このレジストパターンをそのままマスクとして基板上の
酸化膜に対する異方性エッチング処理を行うと、レジス
トパターンの中央部と周辺部とで酸化膜の抜け寸法に大
きな差が生じ、バリア部のパターン寸法が精度良く形成
されなくなるという問題がある。
の製造に際して例えばポジティブレジストを使用する場
合、レジストの素子群領域パターン部が非常に大きい
（ほぼ３１８０μｍ×３１８０μｍ程度）ので、ポスト
ベーク時の熱収縮によってレジストの形状変化が生じ、
このレジストパターンをそのままマスクとして基板上の
酸化膜に対する異方性エッチング処理を行うと、レジス
トパターンの中央部と周辺部とで酸化膜の抜け寸法に大
きな差が生じ、バリア部のパターン寸法が精度良く形成
されなくなるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、バリア部のパターン寸法が精度良く形成さ
れ、良好な電気的特性が得られるショットキー・ダイオ
ードを提供することにある。
の目的は、バリア部のパターン寸法が精度良く形成さ
れ、良好な電気的特性が得られるショットキー・ダイオ
ードを提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明のショットキー・ダイオードは、第１導電型の半
導体基体と、この基体内に形成されるとともにこの基体
の平面上に、島状の第１の領域を画定するリング状の第
２導電型の第１の半導体層と、前記基体内に形成され、
第１の領域の平面上に、最大幅が５００μｍ以下に規定
されているとともに前記基体の表面を露出させてなる複
数の島状の単位領域を画定する格子状の第２導電型の第
２の半導体層と、前記単位領域内それぞれに、所定の配
列にしたがって分散して形成された第２導電型の第３の
半導体層と、少なくとも前記単位領域それぞれから露出
した基体の表面上に各々形成されたバリア金属層と、前
記単位領域中に形成される素子それぞれを並列接続する
電極層とを具備することを特徴とする。
導体基体と、この基体内に形成されるとともにこの基体
の平面上に、島状の第１の領域を画定するリング状の第
２導電型の第１の半導体層と、前記基体内に形成され、
第１の領域の平面上に、最大幅が５００μｍ以下に規定
されているとともに前記基体の表面を露出させてなる複
数の島状の単位領域を画定する格子状の第２導電型の第
２の半導体層と、前記単位領域内それぞれに、所定の配
列にしたがって分散して形成された第２導電型の第３の
半導体層と、少なくとも前記単位領域それぞれから露出
した基体の表面上に各々形成されたバリア金属層と、前
記単位領域中に形成される素子それぞれを並列接続する
電極層とを具備することを特徴とする。
（作 用） 最大幅がほぼ５００μｍ以下に規定された単位領域内で
それぞれ微細な多数のバリア部が所定の配列にしたがっ
て分散して形成された素子群領域を１個の半導体ペレッ
ト上に複数個有するので、その製造に際して使用するマ
スクパターンおよびレジストのパターン領域を最大幅が
ほぼ５００μｍ以下となるよう小さく規定することがで
きる。従って、このように小さい単位領域に分割された
パターンを有するマスクパターンおよびレジストを用い
てＰＥＰ処理を行ってレジストパターンを形成した後に
おけるポストベーク時の熱収縮によって生じるレジスト
の形状変化は非常に少なくなる。このような極く僅かの
形状変化が生じたレジストパターンをそのままマスクと
して基板上の酸化膜に対する異方性エッチング処理を行
うと、レジストパターン下の酸化膜におけるパターン中
央部とパターン周辺部とで抜け寸法がほぼ等しくなる。
この酸化膜をそのままマスクとしてイオン注入などを行
って基板内に反対導電型領域を拡散形成すると、素子群
領域の全面に均一な大きさで形成される。従って、この
素子群領域上にバリア金属層を形成すると。バリア部の
パターン寸法が精度良く形成されることになる。これに
より、上記反対導電型領域と基板との間に逆バイアスを
印加した時の上記反対導電型領域の周辺に形成される空
乏層がほぼ均一に発生し、リーク電流が抑制され、従来
例に比べて良好な電気的特性が得られるようになる。
それぞれ微細な多数のバリア部が所定の配列にしたがっ
て分散して形成された素子群領域を１個の半導体ペレッ
ト上に複数個有するので、その製造に際して使用するマ
スクパターンおよびレジストのパターン領域を最大幅が
ほぼ５００μｍ以下となるよう小さく規定することがで
きる。従って、このように小さい単位領域に分割された
パターンを有するマスクパターンおよびレジストを用い
てＰＥＰ処理を行ってレジストパターンを形成した後に
おけるポストベーク時の熱収縮によって生じるレジスト
の形状変化は非常に少なくなる。このような極く僅かの
形状変化が生じたレジストパターンをそのままマスクと
して基板上の酸化膜に対する異方性エッチング処理を行
うと、レジストパターン下の酸化膜におけるパターン中
央部とパターン周辺部とで抜け寸法がほぼ等しくなる。
この酸化膜をそのままマスクとしてイオン注入などを行
って基板内に反対導電型領域を拡散形成すると、素子群
領域の全面に均一な大きさで形成される。従って、この
素子群領域上にバリア金属層を形成すると。バリア部の
パターン寸法が精度良く形成されることになる。これに
より、上記反対導電型領域と基板との間に逆バイアスを
印加した時の上記反対導電型領域の周辺に形成される空
乏層がほぼ均一に発生し、リーク電流が抑制され、従来
例に比べて良好な電気的特性が得られるようになる。
（実施例） 以下、図面を参照して本発名の一実施例を詳細に説明す
る。
る。
第１図は、ショットキー・ダイオードの断面構造を示し
ており、このショットキー・ダイオードは、例えばＮ＋
型シリコン層１上にＮ−エピタキシャル層２を成長させ
た第１導電型の半導体基板１０の表面（Ｎ−エピタキシ
ャル層２の表面）における最大幅がほぼ５００μｍ以下
に規定された単位領域内の表面に上記第１導電型とは反
対の導電型を有する微細なＰ＋領域３…が所定の配列に
したがって分散して多数形成された素子群領域４…を、
１個の半導体ペレット上に複数個有し、これらの各素子
群領域４上にバリア金属層および金属電極５が形成され
ることによって各素子が並列接続されている。ここで、
６はＮ−型エピタキシャル層２上に形成されて一部が開
口されている酸化膜（例えばＳｉＯ２膜）であり、この
ＳｉＯ２膜６の開口部で基板表面にバリア金属層５が接
着されている。７は裏面電極である。
ており、このショットキー・ダイオードは、例えばＮ＋
型シリコン層１上にＮ−エピタキシャル層２を成長させ
た第１導電型の半導体基板１０の表面（Ｎ−エピタキシ
ャル層２の表面）における最大幅がほぼ５００μｍ以下
に規定された単位領域内の表面に上記第１導電型とは反
対の導電型を有する微細なＰ＋領域３…が所定の配列に
したがって分散して多数形成された素子群領域４…を、
１個の半導体ペレット上に複数個有し、これらの各素子
群領域４上にバリア金属層および金属電極５が形成され
ることによって各素子が並列接続されている。ここで、
６はＮ−型エピタキシャル層２上に形成されて一部が開
口されている酸化膜（例えばＳｉＯ２膜）であり、この
ＳｉＯ２膜６の開口部で基板表面にバリア金属層５が接
着されている。７は裏面電極である。
なお、通常は、上記したようにバリア金属層および金属
電極が形成されるが、バリア金属層だけ形成される場合
もある。また、このバリア金属層は１個だけでもよい
が、複数個のバリア金属層を用い、この複数個のバリア
金属層上に共通に金属電極を形成することによって各素
子を並列接続することもある。
電極が形成されるが、バリア金属層だけ形成される場合
もある。また、このバリア金属層は１個だけでもよい
が、複数個のバリア金属層を用い、この複数個のバリア
金属層上に共通に金属電極を形成することによって各素
子を並列接続することもある。
第２図は、上記した第１図のショットキー・ダイオード
の製造時に例えばポジティブレジストのパターン形成に
際して使用されるマスクパターンの一例を示している。
このマスクパターンは、ほぼ３５００μｍ×３５００μ
ｍの領域内のほぼ３１８０μｍ×３１８０μｍの領域を
規定する正方形リング状の第１の分離領域規定用パター
ン部（例えば５０μｍ幅）２１と、上記領域をそれぞれ
例えばほぼ３５０μｍ×３５０μｍの単位領域に分割す
るように規定する正方形リング状の第２の分離領域規定
用パターン部（例えば１μｍ幅）２２と、この各単位領
域内でそれぞれ例えば１μｍ×１μｍの微細な抜きパタ
ーン２０を例えば５μｍピッチで第８図に示したような
正方格子状の配列で多数有する素子群領域パターン部２
３と、上記第１の分離領域形成用パターン部２１の周囲
の例えば１５０μｍ幅の絶縁膜領域を規定する絶縁膜領
域規定用パターン部２４とを有する。
の製造時に例えばポジティブレジストのパターン形成に
際して使用されるマスクパターンの一例を示している。
このマスクパターンは、ほぼ３５００μｍ×３５００μ
ｍの領域内のほぼ３１８０μｍ×３１８０μｍの領域を
規定する正方形リング状の第１の分離領域規定用パター
ン部（例えば５０μｍ幅）２１と、上記領域をそれぞれ
例えばほぼ３５０μｍ×３５０μｍの単位領域に分割す
るように規定する正方形リング状の第２の分離領域規定
用パターン部（例えば１μｍ幅）２２と、この各単位領
域内でそれぞれ例えば１μｍ×１μｍの微細な抜きパタ
ーン２０を例えば５μｍピッチで第８図に示したような
正方格子状の配列で多数有する素子群領域パターン部２
３と、上記第１の分離領域形成用パターン部２１の周囲
の例えば１５０μｍ幅の絶縁膜領域を規定する絶縁膜領
域規定用パターン部２４とを有する。
次に、上記した第１図のショットキー・ダイオードの製
造工程の一例について概要を説明する。先ず、Ｎ＋型
（０．００１〜０．００３Ω・ｃｍ）の厚さ２５０μｍ
のシリコン基板１上に、Ｎ−型（０．７〜０．９Ω・ｃ
ｍ）の厚さ５〜６μｍのエピタキシャル層２を形成し、
さらに、表面に厚さ５０００〜１００００ÅのＳｉＯ２
膜６を形成する。次に、Ｐ＋領域３…の形成予定領域の
ＳｉＯ２膜をＰＥＰ、エッチング処理により除去する。
そして、上記ＰＥＰ、エッチング処理により除去された
領域の基板上に薄いＳｉＯ２膜を形成した後、ボロン
（Ｂ）イオンを注入する。次に、この注入イオンの活性
化および拡散により接合深さ１〜２μｍのＰ＋領域３…
を形成する。次に、ＳｉＯ２膜をゲッター処理し、ショ
ットキーバリア金属層のコンタクト部の形成予定領域の
ＳｉＯ２膜を除去し、スパッタ等により厚さ２０００Å
のバリア金属層（Ｔｉ，Ｍｏ，Ｈｆ，Ｖなど）および厚
さ４〜８μｍの電極金属（例えばＡｌ）５を形成する。
次に、裏面電極（例えば４００ÅのＶ，８０００ÅのＮ
ｉ，２０００ÅのＡｕ）７を形成する。
造工程の一例について概要を説明する。先ず、Ｎ＋型
（０．００１〜０．００３Ω・ｃｍ）の厚さ２５０μｍ
のシリコン基板１上に、Ｎ−型（０．７〜０．９Ω・ｃ
ｍ）の厚さ５〜６μｍのエピタキシャル層２を形成し、
さらに、表面に厚さ５０００〜１００００ÅのＳｉＯ２
膜６を形成する。次に、Ｐ＋領域３…の形成予定領域の
ＳｉＯ２膜をＰＥＰ、エッチング処理により除去する。
そして、上記ＰＥＰ、エッチング処理により除去された
領域の基板上に薄いＳｉＯ２膜を形成した後、ボロン
（Ｂ）イオンを注入する。次に、この注入イオンの活性
化および拡散により接合深さ１〜２μｍのＰ＋領域３…
を形成する。次に、ＳｉＯ２膜をゲッター処理し、ショ
ットキーバリア金属層のコンタクト部の形成予定領域の
ＳｉＯ２膜を除去し、スパッタ等により厚さ２０００Å
のバリア金属層（Ｔｉ，Ｍｏ，Ｈｆ，Ｖなど）および厚
さ４〜８μｍの電極金属（例えばＡｌ）５を形成する。
次に、裏面電極（例えば４００ÅのＶ，８０００ÅのＮ
ｉ，２０００ÅのＡｕ）７を形成する。
上記製造工程において、Ｐ＋領域３…の形成予定領域の
ＳｉＯ２膜をＰＥＰ処理する際に、第２図に示したよう
なマスクパターンおよびポジティブレジストを用いてＰ
ＥＰ処理を行うと、レジストパターン形成後のベーク後
における前記マスクパターン中のＢ−Ｂ線部分に対応す
るレジスト部分の平面パターンは第３図（ａ）に示すよ
うになり、その抜きパターン部分の断面は第３図（ｂ）
に示すようになる。この場合、単位領域のレジストパタ
ーン３１の領域はほぼ３５０μｍ×３５０μｍのように
小さいので、ポストベーク時におけるレジストパターン
周辺部から中央部に向かう熱収縮によるレジストの形状
変化は非常に少ない。
ＳｉＯ２膜をＰＥＰ処理する際に、第２図に示したよう
なマスクパターンおよびポジティブレジストを用いてＰ
ＥＰ処理を行うと、レジストパターン形成後のベーク後
における前記マスクパターン中のＢ−Ｂ線部分に対応す
るレジスト部分の平面パターンは第３図（ａ）に示すよ
うになり、その抜きパターン部分の断面は第３図（ｂ）
に示すようになる。この場合、単位領域のレジストパタ
ーン３１の領域はほぼ３５０μｍ×３５０μｍのように
小さいので、ポストベーク時におけるレジストパターン
周辺部から中央部に向かう熱収縮によるレジストの形状
変化は非常に少ない。
即ち、この場合、ほぼ３５０μｍ×３５０μｍの単位領
域のレジストパターン２３の各辺でａ％×３５０（μ
ｍ）÷１００＝ａ％×３．５の収縮が生じ、３．５×ａ
（μｍ）の寸法ずれ（従来例のほぼ１／１０）しか生じ
ない。ここで、ａ＝０．０１とすると、各辺での寸法ず
れは０．０３５μｍになり、レジストパターン２３の周
辺部で１μｍ×１μｍの抜けパターンに０．０３５μｍ
程度の寸法ずれしか生じないことが認められた。即ち、
単位領域のレジストパターン２３内での抜けパターンの
大きさのばらつきはほぼ３．５％となることが認められ
た。
域のレジストパターン２３の各辺でａ％×３５０（μ
ｍ）÷１００＝ａ％×３．５の収縮が生じ、３．５×ａ
（μｍ）の寸法ずれ（従来例のほぼ１／１０）しか生じ
ない。ここで、ａ＝０．０１とすると、各辺での寸法ず
れは０．０３５μｍになり、レジストパターン２３の周
辺部で１μｍ×１μｍの抜けパターンに０．０３５μｍ
程度の寸法ずれしか生じないことが認められた。即ち、
単位領域のレジストパターン２３内での抜けパターンの
大きさのばらつきはほぼ３．５％となることが認められ
た。
なお、従来例の場合、寸法ずれは３１．８×ａ（μｍ）
であるから、ａ＝０．０１とすると、１μｍ×１μｍの
抜けパターンで０．３μｍ程度の寸法ずれが発生する。
であるから、ａ＝０．０１とすると、１μｍ×１μｍの
抜けパターンで０．３μｍ程度の寸法ずれが発生する。
このような極く僅かの形状変化が生じたのレジストパタ
ーン３１（第３図ａに平面パターンを示す）をそのまま
マスクとして基板１上のＳｉＯ２膜に対する異方性エッ
チング、例えばＲＩＥ処理を行うと、レジストパターン
３１（第３図ｂに断面を示す）下のＳｉＯ２膜パターン
の断面は第３図（ｃ）に示すようになり、このＳｉＯ２
膜パターン３２の中央部と周辺部とで抜け寸法Ｌがほぼ
等しくなる。このようなＳｉＯ２膜パターン３２をその
ままマスクとしてイオン注入などを行って基板内にＰ＋
領域３…を拡散形成すると、素子群領域４の全面に均一
な大きさのＰ＋領域３…が形成される。従って、この素
子群領域４上にバリア金属層および金属電極５を形成す
ると、バリア部のパターン寸法が精度良く形成されるこ
とになる。これにより、前記Ｐ＋領域３…とＮ−型エピ
タキシャル層２とのＰＮ接合に逆バイアスを印加した時
（前記バリア金属層上の金属電極５に負、裏面電極７に
正の電圧とを印加した時）に、第４図に示すように、Ｐ
＋領域３…の周辺に形成される空乏層４０がほぼ均一に
発生し、リーク電流が抑制され、第５図に示すように、
従来例に比べて良好な電気的特性が得られる。この場
合、前記単位領域のレジストパターン３１内での抜けパ
ターンの大きさのばらつきはほぼ３．５％であることに
対応して、素子群領域４内でのＰ＋領域３…の大きさの
ばらつきもほぼ３．５％になると考えられる。
ーン３１（第３図ａに平面パターンを示す）をそのまま
マスクとして基板１上のＳｉＯ２膜に対する異方性エッ
チング、例えばＲＩＥ処理を行うと、レジストパターン
３１（第３図ｂに断面を示す）下のＳｉＯ２膜パターン
の断面は第３図（ｃ）に示すようになり、このＳｉＯ２
膜パターン３２の中央部と周辺部とで抜け寸法Ｌがほぼ
等しくなる。このようなＳｉＯ２膜パターン３２をその
ままマスクとしてイオン注入などを行って基板内にＰ＋
領域３…を拡散形成すると、素子群領域４の全面に均一
な大きさのＰ＋領域３…が形成される。従って、この素
子群領域４上にバリア金属層および金属電極５を形成す
ると、バリア部のパターン寸法が精度良く形成されるこ
とになる。これにより、前記Ｐ＋領域３…とＮ−型エピ
タキシャル層２とのＰＮ接合に逆バイアスを印加した時
（前記バリア金属層上の金属電極５に負、裏面電極７に
正の電圧とを印加した時）に、第４図に示すように、Ｐ
＋領域３…の周辺に形成される空乏層４０がほぼ均一に
発生し、リーク電流が抑制され、第５図に示すように、
従来例に比べて良好な電気的特性が得られる。この場
合、前記単位領域のレジストパターン３１内での抜けパ
ターンの大きさのばらつきはほぼ３．５％であることに
対応して、素子群領域４内でのＰ＋領域３…の大きさの
ばらつきもほぼ３．５％になると考えられる。
また、上記実施例では、単位領域の素子群領域４の最大
幅がほぼ３５０μｍの場合を示したが、単位領域の最大
幅をほぼ５００μｍ以下に規定する場合には、単位領域
のレジストパターンの最大幅部分での寸法ずれは０．５
μｍ以下になり、上記実施例で述べたような効果が得ら
れることが確認された。
幅がほぼ３５０μｍの場合を示したが、単位領域の最大
幅をほぼ５００μｍ以下に規定する場合には、単位領域
のレジストパターンの最大幅部分での寸法ずれは０．５
μｍ以下になり、上記実施例で述べたような効果が得ら
れることが確認された。
また、上記実施例では、１μｍ×１μｍの抜きパターン
を５μｍピッチで正方格子状の配列で多数形成したマス
クパターンを使用した場合を示したが、ピッチを３μ
ｍ、４μｍ、７μｍにしたマスクパターンを使用した場
合にも上記実施例と同様の効果が得られた。
を５μｍピッチで正方格子状の配列で多数形成したマス
クパターンを使用した場合を示したが、ピッチを３μ
ｍ、４μｍ、７μｍにしたマスクパターンを使用した場
合にも上記実施例と同様の効果が得られた。
［発明の効果］ 上述したように本発明のショットキー・ダイオードによ
れば、その製造に際して使用するレジストのパターン領
域を最大幅がほぼ５００μｍ以下となるように小さく規
定することができるので、レジストパターン形成後のポ
ストベーク時の熱収縮によって生じるレジストの形状変
化が非常に少なくなる。これにより、第１導電型の半導
体基板の表面の素子群領域の全面に、第１導電型とは反
対導電型の領域が均一な大きさで形成されるので、バリ
ア部のパターン寸法を精度良く形成することができる。
れば、その製造に際して使用するレジストのパターン領
域を最大幅がほぼ５００μｍ以下となるように小さく規
定することができるので、レジストパターン形成後のポ
ストベーク時の熱収縮によって生じるレジストの形状変
化が非常に少なくなる。これにより、第１導電型の半導
体基板の表面の素子群領域の全面に、第１導電型とは反
対導電型の領域が均一な大きさで形成されるので、バリ
ア部のパターン寸法を精度良く形成することができる。
従って、逆バイアス印加時に上記反対導電型領域の周辺
に形成される空乏層がほぼ均一に発生し、リーク電流が
抑制され、従来例に比べて良好な電気的特性が得られる
ようになる。
に形成される空乏層がほぼ均一に発生し、リーク電流が
抑制され、従来例に比べて良好な電気的特性が得られる
ようになる。
第１図は本発明の一実施例に係るショットキー・ダイオ
ードの一部を示す断面図、第２図は第１図のショットキ
ー・ダイオードの製造に際して使用されるマスクのパタ
ーンの一例を示す図、第３図（ａ）は第２図のマスクパ
ターンおよびポジティブレジストを用いて形成されたレ
ジストパターンのポストベーク後における第２図のマス
クパターン中のＢ−Ｂ線部分に対応するレジスト部分の
平面パターンを示す図、第３図（ｂ）は第３図（ａ）中
の抜きパターン部分の断面図、第３図（ｃ）は第３図
（ｂ）のレジストパターンをそのままマスクとして異方
性エッチングが行われた基板上の酸化膜部分の断面を示
す図、第４図は第３図（ｃ）の酸化膜をそのままマスク
としてイオン注入が行われてＰ＋領域が形成された素子
群領域の一部を示す断面図、第５図は第１図のショット
キー・ダイオードのリーク電流特性を示す図、第６図は
従来のショットキー・ダイオードの一部を示す断面図、
第７図は従来のショットキー・ダイオードの製造に際し
て使用されるマスクのパターンの一例を示す図、第８図
は第７図中の素子群領域パターン部の一部を取り出して
拡大して示す図、第９図（ａ）は第７図のマスクパター
ンおよびポジティブレジストを用いて形成されたレジス
トパターンのポストベーク後における第７図のマスクパ
ターン中のＡ−Ａ線部分に対応するレジスト部分の平面
パターンを示す図、第９図（ｂ）は第９図（ａ）中の抜
きパターン部分の断面図、第９図（ｃ）は第９図（ｂ）
のレジストパターンをそのままマスクとして異方性エッ
チングが行われた基板上の酸化膜部分の断面を示す図、
第１０図は第９図（ｃ）の酸化膜をそのままマスクとし
てイオン注入が行われてＰ＋領域が形成された素子群領
域の一部を示す断面図である。 １…Ｎ＋型シリコン層、２…Ｎ−型エピタキシャル層、
３…Ｐ＋領域、４…素子群領域、５…バリア金属層およ
び金属電極、６…酸化膜（ＳｉＯ２膜）、７…裏面電
極、１０…半導体基板。
ードの一部を示す断面図、第２図は第１図のショットキ
ー・ダイオードの製造に際して使用されるマスクのパタ
ーンの一例を示す図、第３図（ａ）は第２図のマスクパ
ターンおよびポジティブレジストを用いて形成されたレ
ジストパターンのポストベーク後における第２図のマス
クパターン中のＢ−Ｂ線部分に対応するレジスト部分の
平面パターンを示す図、第３図（ｂ）は第３図（ａ）中
の抜きパターン部分の断面図、第３図（ｃ）は第３図
（ｂ）のレジストパターンをそのままマスクとして異方
性エッチングが行われた基板上の酸化膜部分の断面を示
す図、第４図は第３図（ｃ）の酸化膜をそのままマスク
としてイオン注入が行われてＰ＋領域が形成された素子
群領域の一部を示す断面図、第５図は第１図のショット
キー・ダイオードのリーク電流特性を示す図、第６図は
従来のショットキー・ダイオードの一部を示す断面図、
第７図は従来のショットキー・ダイオードの製造に際し
て使用されるマスクのパターンの一例を示す図、第８図
は第７図中の素子群領域パターン部の一部を取り出して
拡大して示す図、第９図（ａ）は第７図のマスクパター
ンおよびポジティブレジストを用いて形成されたレジス
トパターンのポストベーク後における第７図のマスクパ
ターン中のＡ−Ａ線部分に対応するレジスト部分の平面
パターンを示す図、第９図（ｂ）は第９図（ａ）中の抜
きパターン部分の断面図、第９図（ｃ）は第９図（ｂ）
のレジストパターンをそのままマスクとして異方性エッ
チングが行われた基板上の酸化膜部分の断面を示す図、
第１０図は第９図（ｃ）の酸化膜をそのままマスクとし
てイオン注入が行われてＰ＋領域が形成された素子群領
域の一部を示す断面図である。 １…Ｎ＋型シリコン層、２…Ｎ−型エピタキシャル層、
３…Ｐ＋領域、４…素子群領域、５…バリア金属層およ
び金属電極、６…酸化膜（ＳｉＯ２膜）、７…裏面電
極、１０…半導体基板。
Claims (1)
- 【請求項１】第１導電型の半導体基体と、 前記基体内に形成され、前記基体の平面上に、島状の第
１の領域を画定するリング状の第２導電型の第１の半導
体層と、 前記基体内に形成され、前記第１の領域の平面上に、最
大幅が５００μｍ以下に規定されているとともに前記基
体の表面を露出させてなる複数の島状の単位領域を画定
する格子状の第２導電型の第２の半導体層と、 前記単位領域内それぞれに、所定の配列にしたがって分
散して形成された第２導電型の第３の半導体層と、 少なくとも前記単位領域それぞれから露出した前記基体
の表面上に各々形成されたバリア金属層と、 前記単位領域中に形成される素子それぞれを並列接続す
る電極層とを具備することを特徴とするショットキー・
ダイオード。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325394A JPH065736B2 (ja) | 1989-12-15 | 1989-12-15 | ショットキー・ダイオード |
| US07/626,460 US5148241A (en) | 1989-12-15 | 1990-12-12 | Method of manufacturing a schottky diode device |
| EP90124190A EP0435105B1 (en) | 1989-12-15 | 1990-12-14 | Method of manufacturing a Schottky diode device |
| DE69012078T DE69012078T2 (de) | 1989-12-15 | 1990-12-14 | Methode zur Herstellung eines Schottkydioden-Bauelements. |
| KR1019900020614A KR940001055B1 (ko) | 1989-12-15 | 1990-12-14 | 쇼트키·다이오드 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325394A JPH065736B2 (ja) | 1989-12-15 | 1989-12-15 | ショットキー・ダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185871A JPH03185871A (ja) | 1991-08-13 |
| JPH065736B2 true JPH065736B2 (ja) | 1994-01-19 |
Family
ID=18176349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325394A Expired - Fee Related JPH065736B2 (ja) | 1989-12-15 | 1989-12-15 | ショットキー・ダイオード |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5148241A (ja) |
| EP (1) | EP0435105B1 (ja) |
| JP (1) | JPH065736B2 (ja) |
| KR (1) | KR940001055B1 (ja) |
| DE (1) | DE69012078T2 (ja) |
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|---|---|---|---|---|
| US5614755A (en) * | 1993-04-30 | 1997-03-25 | Texas Instruments Incorporated | High voltage Shottky diode |
| US6717229B2 (en) | 2000-01-19 | 2004-04-06 | Fabtech, Inc. | Distributed reverse surge guard |
| AU2000267698A1 (en) * | 2000-01-19 | 2001-07-31 | Fabtech, Inc. | Distributed reverse surge guard |
| JP3860705B2 (ja) * | 2000-03-31 | 2006-12-20 | 新電元工業株式会社 | 半導体装置 |
| US6362112B1 (en) | 2000-11-08 | 2002-03-26 | Fabtech, Inc. | Single step etched moat |
| US6462393B2 (en) | 2001-03-20 | 2002-10-08 | Fabtech, Inc. | Schottky device |
| US6841825B2 (en) * | 2002-06-05 | 2005-01-11 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
| KR100861294B1 (ko) * | 2006-02-24 | 2008-10-01 | 주식회사 하이닉스반도체 | 반도체 회로용 정전기 보호소자 |
| JP4512121B2 (ja) * | 2007-07-27 | 2010-07-28 | 旭化成東光パワーデバイス株式会社 | ショットキーバリアダイオードの製造方法およびショットキーバリアダイオード |
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| JPS55162273A (en) * | 1979-06-04 | 1980-12-17 | Origin Electric Co Ltd | Schottky barrier diode |
| JPS5650581A (en) * | 1979-10-01 | 1981-05-07 | Hitachi Ltd | Schottky diode |
| JPS6031112B2 (ja) * | 1979-12-20 | 1985-07-20 | 日本電信電話株式会社 | Ｐｎ接合を有するシヨツトキダイオ−ド |
| JPS5935183A (ja) * | 1982-08-23 | 1984-02-25 | 株式会社東芝 | 高速増殖炉 |
| US4641174A (en) * | 1983-08-08 | 1987-02-03 | General Electric Company | Pinch rectifier |
| JPS61147570A (ja) * | 1984-12-20 | 1986-07-05 | Sanyo Electric Co Ltd | ショットキバリア半導体装置 |
| GB2176339A (en) * | 1985-06-10 | 1986-12-17 | Philips Electronic Associated | Semiconductor device with schottky junctions |
| JPH01257370A (ja) * | 1988-04-07 | 1989-10-13 | Sanken Electric Co Ltd | ショットキバリア半導体装置 |
| JP2667477B2 (ja) * | 1988-12-02 | 1997-10-27 | 株式会社東芝 | ショットキーバリアダイオード |
-
1989
- 1989-12-15 JP JP1325394A patent/JPH065736B2/ja not_active Expired - Fee Related
-
1990
- 1990-12-12 US US07/626,460 patent/US5148241A/en not_active Expired - Lifetime
- 1990-12-14 DE DE69012078T patent/DE69012078T2/de not_active Expired - Fee Related
- 1990-12-14 EP EP90124190A patent/EP0435105B1/en not_active Expired - Lifetime
- 1990-12-14 KR KR1019900020614A patent/KR940001055B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0435105B1 (en) | 1994-08-31 |
| JPH03185871A (ja) | 1991-08-13 |
| KR910013570A (ko) | 1991-08-08 |
| KR940001055B1 (ko) | 1994-02-08 |
| US5148241A (en) | 1992-09-15 |
| EP0435105A1 (en) | 1991-07-03 |
| DE69012078D1 (de) | 1994-10-06 |
| DE69012078T2 (de) | 1995-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |