JPH03185871A - ショットキー・ダイオード - Google Patents
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- JPH03185871A JPH03185871A JP1325394A JP32539489A JPH03185871A JP H03185871 A JPH03185871 A JP H03185871A JP 1325394 A JP1325394 A JP 1325394A JP 32539489 A JP32539489 A JP 32539489A JP H03185871 A JPH03185871 A JP H03185871A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ショットキー・ダイオードに関する。
（従来の技術）
第６図は、特公昭５９−３５１８３号公報に開示されて
いるショットキバリア・ダイオードの断面構造を示して
おり、Ｎ生型シワ５フにＮ型エピタキシャル層６２を成
長させた半導体基板６０上に酸化膜６３を形成してその
一部を開口し、この開口部にバリア金属層６４を接着さ
せてショットキーバリアを形成している。そして、上記
Ｎ型エピタキシャル層６２の表面に選択的にＰ十領域６
５・・・を多数形成している。
いるショットキバリア・ダイオードの断面構造を示して
おり、Ｎ生型シワ５フにＮ型エピタキシャル層６２を成
長させた半導体基板６０上に酸化膜６３を形成してその
一部を開口し、この開口部にバリア金属層６４を接着さ
せてショットキーバリアを形成している。そして、上記
Ｎ型エピタキシャル層６２の表面に選択的にＰ十領域６
５・・・を多数形成している。
ところで、従来のショットキー・ダイオードの製造時に
例えばポジティブレジストのパターン形成に際して使用
するマスクパターンの一例を第７図に示している。この
マスクパターンは、はぼ３５００μｍＸ３５００μｍの
領域内のほぼ３１８０μｍＸ３１８０μｍの領域を規定
する正方形リング状の分離領域規定用パターン部（例え
ば５０μｍ幅）７１と、この分離領域形成用ノくターン
部７１内でそれぞれ例えば１μｍＸ１μｍの微細な抜き
パターン７２を例えば５μｍピッチで正方格子状の配列
で多数ａする素子群領域パターン部（その一部を取り出
して拡大して第８図に示す。）７３と、上記分離領域形
成用パターン部７１の周囲の例えば１５０μｍ幅の絶縁
膜領域を規定する絶縁膜領域規定用パターン部７４とを
有する。
例えばポジティブレジストのパターン形成に際して使用
するマスクパターンの一例を第７図に示している。この
マスクパターンは、はぼ３５００μｍＸ３５００μｍの
領域内のほぼ３１８０μｍＸ３１８０μｍの領域を規定
する正方形リング状の分離領域規定用パターン部（例え
ば５０μｍ幅）７１と、この分離領域形成用ノくターン
部７１内でそれぞれ例えば１μｍＸ１μｍの微細な抜き
パターン７２を例えば５μｍピッチで正方格子状の配列
で多数ａする素子群領域パターン部（その一部を取り出
して拡大して第８図に示す。）７３と、上記分離領域形
成用パターン部７１の周囲の例えば１５０μｍ幅の絶縁
膜領域を規定する絶縁膜領域規定用パターン部７４とを
有する。
上記マスクパターンおよびポジティブレジストを用いて
ＰＥＰ （フォトエツチングプロセス）処理を行うと、
レジストパターン形成後のベーク（ボストベーク）後に
おける前記マスクパターン中のＡ−Ａ線部分に対応する
レジストパターンの平面パターンは第９図（ａ）に示す
ようになり、このレジストパターン９０の抜きパターン
部分の断面は第９図（ｂ）に示すようになり、ボストベ
ーク時におけるレジストパターン９０の周辺部から中央
部に向かう熱収縮によってパターン形状の変化が生じる
。
ＰＥＰ （フォトエツチングプロセス）処理を行うと、
レジストパターン形成後のベーク（ボストベーク）後に
おける前記マスクパターン中のＡ−Ａ線部分に対応する
レジストパターンの平面パターンは第９図（ａ）に示す
ようになり、このレジストパターン９０の抜きパターン
部分の断面は第９図（ｂ）に示すようになり、ボストベ
ーク時におけるレジストパターン９０の周辺部から中央
部に向かう熱収縮によってパターン形状の変化が生じる
。
この場合、前記３１８０μｍ×３１８０μｍのレジスト
パターンの最大幅部分でａ％の収縮が生じたとすると、
最大幅部分で３１８０ （μｍ） ｘ（ａ／１００）−
３１，８Ｘａ （μｍ）の寸法ずれが生じる。実際、レ
ジストパターンの周辺部で１μｍ×１μｍの抜はパター
ンに０６３μｍの寸法ずれが生じることが認められた。
パターンの最大幅部分でａ％の収縮が生じたとすると、
最大幅部分で３１８０ （μｍ） ｘ（ａ／１００）−
３１，８Ｘａ （μｍ）の寸法ずれが生じる。実際、レ
ジストパターンの周辺部で１μｍ×１μｍの抜はパター
ンに０６３μｍの寸法ずれが生じることが認められた。
このように形状変化が生じたレジストパターン９０をそ
のままマスクとして基板上の酸化膜（例えば５ｉ０２膜
）に対する異方性エツチング、例えば反応性イオンエツ
チング（ＲＩ Ｅ）処理を行うと、第９図（ｂ）に示し
たレジストパターン９０下の５ｉ０２膜パターンの断面
は′Ｗ４９図（ｃ）に示すようになり、この５ｉ０２膜
パターン９１の中央部の抜は寸法Ｌ２に比べて周辺部の
抜は寸法Ｌ１が小さくなる。
のままマスクとして基板上の酸化膜（例えば５ｉ０２膜
）に対する異方性エツチング、例えば反応性イオンエツ
チング（ＲＩ Ｅ）処理を行うと、第９図（ｂ）に示し
たレジストパターン９０下の５ｉ０２膜パターンの断面
は′Ｗ４９図（ｃ）に示すようになり、この５ｉ０２膜
パターン９１の中央部の抜は寸法Ｌ２に比べて周辺部の
抜は寸法Ｌ１が小さくなる。
このようにパターン中央部とパターン周辺部とで抜は寸
法Ｌ２、Ｌｌに大きな差が生じた５ｉ０２膜パターン９
１をそのままマスクとしてイオン注入などを行って基板
内にＰ小領域を拡散形成すると、素子群領域の周辺部で
Ｐ小領域の幅がなくなったり狭くなったりし、バリア部
のパターン寸法が精度良く形成されなくなる。これによ
り、前記Ｐ小領域６４・・・とＮ型エピタキシャル層６
２とのＰＮ接合に逆バイアスを印加した時に、第１０図
に示すように、素子群領域の周辺部でＰ小領域６４・・
・の周辺に形成される空乏層１００が結合しなかったり
、結合するまでにかなりの逆バイアスを必要とするので
、リーク電流が大きくなり、良好な電気的特性が得られ
なくなる。
法Ｌ２、Ｌｌに大きな差が生じた５ｉ０２膜パターン９
１をそのままマスクとしてイオン注入などを行って基板
内にＰ小領域を拡散形成すると、素子群領域の周辺部で
Ｐ小領域の幅がなくなったり狭くなったりし、バリア部
のパターン寸法が精度良く形成されなくなる。これによ
り、前記Ｐ小領域６４・・・とＮ型エピタキシャル層６
２とのＰＮ接合に逆バイアスを印加した時に、第１０図
に示すように、素子群領域の周辺部でＰ小領域６４・・
・の周辺に形成される空乏層１００が結合しなかったり
、結合するまでにかなりの逆バイアスを必要とするので
、リーク電流が大きくなり、良好な電気的特性が得られ
なくなる。
（発明が解決しようとする課題）
上記したように従来のショットキー・ダイオードは、そ
の製造に際して例えばポジティブレジストを使用する場
合、レジストの素子群領域パターン部が非常に大きい（
はぼ３１８０μｍ×３１８０μｍ程度）ので、ボストベ
ーク時の熱収縮によってレジストの形状変化が生じ、こ
のレジストパターンをそのままマスクとして基板上の酸
化膜に対する異方性エツチング処理を行うと、レジスト
パターンの中央部と周辺部とで酸化膜の抜は寸法に大き
な差が生じ、バリア部のパターン寸法が精度良く形成さ
れなくなるという問題がある。
の製造に際して例えばポジティブレジストを使用する場
合、レジストの素子群領域パターン部が非常に大きい（
はぼ３１８０μｍ×３１８０μｍ程度）ので、ボストベ
ーク時の熱収縮によってレジストの形状変化が生じ、こ
のレジストパターンをそのままマスクとして基板上の酸
化膜に対する異方性エツチング処理を行うと、レジスト
パターンの中央部と周辺部とで酸化膜の抜は寸法に大き
な差が生じ、バリア部のパターン寸法が精度良く形成さ
れなくなるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、バリア部のパターン寸法が精度良く形成され
、良好な電気的特性が得られるショットキー・ダイオー
ドを提供することにある。
の目的は、バリア部のパターン寸法が精度良く形成され
、良好な電気的特性が得られるショットキー・ダイオー
ドを提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明のショットキー・ダイオードは、第１導電型の半
導体基板における最大幅がほぼ５００μｍ以下に規定さ
れた単位領域内の表面に上記第１導電型とは反対の導電
型を有する領域が所定の配列にしたがって分散して多数
形成された領域を、１個の半導体ペレット上に複数個有
し、これらの各領域上にバリア電極が形成され、各領域
が並列接続されてなることを特徴とする。
導体基板における最大幅がほぼ５００μｍ以下に規定さ
れた単位領域内の表面に上記第１導電型とは反対の導電
型を有する領域が所定の配列にしたがって分散して多数
形成された領域を、１個の半導体ペレット上に複数個有
し、これらの各領域上にバリア電極が形成され、各領域
が並列接続されてなることを特徴とする。
（作 用）
最大幅がほぼ５００μｍ以下に規定された単位領域内で
それぞれ微細な多数のバリア部が所定の配列にしたがっ
て分散して形成された素子群領域を１個の半導体ペレッ
ト上に複数個有するので、その製造に際して使用するマ
スクパターンおよびレジストのパターン領域を最大幅が
ほぼ５００μｍ以下となるように小さく規定することが
できる。従って、このように小さい単位領域に分割され
たパターンを有するマスクパターンおよびレジストを用
いてＰＥＰ処理を行ってレジストパターンを形成した後
におけるボストベーク時の熱収縮によって生じるレジス
トの形状変化は非常に少なくなる。このような極く僅か
の形状変化が生じたレジストパターンをそのままマスク
として基板上の酸化膜に対する異方性エツチング処理を
行うと、レジストパターン下の酸化膜におけるパターン
中央部とパターン周辺部とで抜は寸法がほぼ等しくなる
。この酸化膜をそのままマスクとしてイオン注入などを
行って基板内に反対導電型領域を拡散形成すると、素子
群領域の全面に均一な大きさで形成される。従って、“
この素子群領域上にバリア金属層を形成すると。バリア
部のパターン寸法が精度良く形成されることになる。こ
れにより、上記反対導電型領域と基板との間に逆バイア
スを印加した時に上記反対導電型領域の周辺に形成され
る空乏層がほぼ均一に発生し、リーク電流が抑制され、
従来例に比べて良好な電気的特性が得られるようになる
。
それぞれ微細な多数のバリア部が所定の配列にしたがっ
て分散して形成された素子群領域を１個の半導体ペレッ
ト上に複数個有するので、その製造に際して使用するマ
スクパターンおよびレジストのパターン領域を最大幅が
ほぼ５００μｍ以下となるように小さく規定することが
できる。従って、このように小さい単位領域に分割され
たパターンを有するマスクパターンおよびレジストを用
いてＰＥＰ処理を行ってレジストパターンを形成した後
におけるボストベーク時の熱収縮によって生じるレジス
トの形状変化は非常に少なくなる。このような極く僅か
の形状変化が生じたレジストパターンをそのままマスク
として基板上の酸化膜に対する異方性エツチング処理を
行うと、レジストパターン下の酸化膜におけるパターン
中央部とパターン周辺部とで抜は寸法がほぼ等しくなる
。この酸化膜をそのままマスクとしてイオン注入などを
行って基板内に反対導電型領域を拡散形成すると、素子
群領域の全面に均一な大きさで形成される。従って、“
この素子群領域上にバリア金属層を形成すると。バリア
部のパターン寸法が精度良く形成されることになる。こ
れにより、上記反対導電型領域と基板との間に逆バイア
スを印加した時に上記反対導電型領域の周辺に形成され
る空乏層がほぼ均一に発生し、リーク電流が抑制され、
従来例に比べて良好な電気的特性が得られるようになる
。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、ショットキー・ダイオードの断面構造を示し
ており、このショットキー・ダイオードは、例えばＮ中
型シリコン層１上にＮ−型エピタキシャル層２を成長さ
せた第１導電型の半導体基板１０の表面（Ｎ−型エピタ
キシャル層２の表面）における最大幅がほぼ５００μｍ
以下に規定された単位領域内の表面に上記第１導電型と
は反対の導電型を有する微細なＰ中領域３・・・が所定
の配列にしたがって分散して多数形成された素子群領域
４・・・を、１個の半導体ペレット上に複数個有し、こ
れらの各素子群領域４上にバリア金属層および金属電極
５が形成されることによって各素子が並列接続されてい
る。ここで、６はＮ−型エピタキシャル層２上に形成さ
れて一部が開口されている酸化膜（例えば５ｉ０２膜）
であり、この５ｉ０２膜６の開口部で基板表面にバリア
金属層５が接着されている。７は裏面電極である。
ており、このショットキー・ダイオードは、例えばＮ中
型シリコン層１上にＮ−型エピタキシャル層２を成長さ
せた第１導電型の半導体基板１０の表面（Ｎ−型エピタ
キシャル層２の表面）における最大幅がほぼ５００μｍ
以下に規定された単位領域内の表面に上記第１導電型と
は反対の導電型を有する微細なＰ中領域３・・・が所定
の配列にしたがって分散して多数形成された素子群領域
４・・・を、１個の半導体ペレット上に複数個有し、こ
れらの各素子群領域４上にバリア金属層および金属電極
５が形成されることによって各素子が並列接続されてい
る。ここで、６はＮ−型エピタキシャル層２上に形成さ
れて一部が開口されている酸化膜（例えば５ｉ０２膜）
であり、この５ｉ０２膜６の開口部で基板表面にバリア
金属層５が接着されている。７は裏面電極である。
なお、通常は、上記したようにバリア金属層および金属
電極が形成されるが、バリア金属層だけ形成される場合
もある。また、このバリア金属層は１個だけでもよいが
、複数個のバリア金属層を用い、この複数個のバリア金
属層上に共通に金属電極を形成することによって各素子
を並列接続することもある。
電極が形成されるが、バリア金属層だけ形成される場合
もある。また、このバリア金属層は１個だけでもよいが
、複数個のバリア金属層を用い、この複数個のバリア金
属層上に共通に金属電極を形成することによって各素子
を並列接続することもある。
第２図は、上記した第１図のショットキー・ダイオード
の製造時に例えばポジティブレジストのパターン形成に
際して使用されるマスクパターンの一例を示している。
の製造時に例えばポジティブレジストのパターン形成に
際して使用されるマスクパターンの一例を示している。
このマスクパターンは、はぼ３５００μｍＸ３５００μ
ｍの領域内のほぼ３１８０μｍＸ３１８０μｍの領域を
規定する正方形リング状の第１の分離領域規定用パター
ン部（例えば５０μｍ幅）２１と、上記領域をそれぞれ
例えばほぼ３５０８ｍＸ３５０μｍの単位領域に分割す
るように規定する正方形リング状の第２の分離領域規定
用パターン部（例えば１μｍ幅）２２と、この各単位領
域内でそれぞれ例えば１μｍＸ１μｍの微細な抜きパタ
ーン２０を例えば５μｍピッチで第８図に示したような
正方格子状の配列で多数有する素子群領域パターン部２
３と、上記第１の分離領域形成用パターン部２１の周囲
の例えば１５０μｍ幅の絶縁膜領域を規定する絶縁膜領
域規定用パターン部２４とを有する。
ｍの領域内のほぼ３１８０μｍＸ３１８０μｍの領域を
規定する正方形リング状の第１の分離領域規定用パター
ン部（例えば５０μｍ幅）２１と、上記領域をそれぞれ
例えばほぼ３５０８ｍＸ３５０μｍの単位領域に分割す
るように規定する正方形リング状の第２の分離領域規定
用パターン部（例えば１μｍ幅）２２と、この各単位領
域内でそれぞれ例えば１μｍＸ１μｍの微細な抜きパタ
ーン２０を例えば５μｍピッチで第８図に示したような
正方格子状の配列で多数有する素子群領域パターン部２
３と、上記第１の分離領域形成用パターン部２１の周囲
の例えば１５０μｍ幅の絶縁膜領域を規定する絶縁膜領
域規定用パターン部２４とを有する。
次に、上記した第１図のショットキー・ダイオードの製
造工程の一例について概要を説明する。
造工程の一例について概要を説明する。
先ず、Ｎ中型（０，００１〜０．００３Ω・ｃｍ）の厚
さ２５０μｍのシリコン基板１上に、Ｎ−型（０，７〜
０．９Ω・ｃｍ）の厚さ５〜６μｍのエピタキシャル層
２を形成し、さらに、表面に厚さ５０００〜１００００
Åの５ｉ０２膜６を形成する。次に、Ｐ中領域３・・・
の形成予定領域の５ｉ０２膜をＰＥＰ、エツチング処理
により除去する。そして、上記ＰＥＰ、エツチング処理
により除去された領域の基板上に薄い５ｉ０２膜を形成
した後、ボロン（Ｂ）イオンを注入する。次に、この注
入イオンの活性化および拡散により接合深さ１〜２μｍ
のＰ中領域３・・・を形成する。次に、Ｓ １０２膜を
ゲッター処理し、ショットキ−バリア金属層のコンタク
ト部の形成予定領域の５ｉ０２膜を除去し、スパッタ等
により厚さ２０００λのバリア金属層（Ｔ ｉ、 Ｍｏ
、 Ｈｆ Ｖなど）および厚さ４〜８μｍの電極金属（
例えばＡＮ）５を形成する。次に、裏面電極（例えば４
００λ（７）Ｖ、８０００Å（７）Ｎｉ、２０００人の
Ａｕ）７を形成する。
さ２５０μｍのシリコン基板１上に、Ｎ−型（０，７〜
０．９Ω・ｃｍ）の厚さ５〜６μｍのエピタキシャル層
２を形成し、さらに、表面に厚さ５０００〜１００００
Åの５ｉ０２膜６を形成する。次に、Ｐ中領域３・・・
の形成予定領域の５ｉ０２膜をＰＥＰ、エツチング処理
により除去する。そして、上記ＰＥＰ、エツチング処理
により除去された領域の基板上に薄い５ｉ０２膜を形成
した後、ボロン（Ｂ）イオンを注入する。次に、この注
入イオンの活性化および拡散により接合深さ１〜２μｍ
のＰ中領域３・・・を形成する。次に、Ｓ １０２膜を
ゲッター処理し、ショットキ−バリア金属層のコンタク
ト部の形成予定領域の５ｉ０２膜を除去し、スパッタ等
により厚さ２０００λのバリア金属層（Ｔ ｉ、 Ｍｏ
、 Ｈｆ Ｖなど）および厚さ４〜８μｍの電極金属（
例えばＡＮ）５を形成する。次に、裏面電極（例えば４
００λ（７）Ｖ、８０００Å（７）Ｎｉ、２０００人の
Ａｕ）７を形成する。
上記製造工程において、Ｐ小領域３・・・の形成予定領
域の５ｉ０２膜をＰＥＰ処理する際に、第２図に示した
ようなマスクパターンおよびポジティブレジストを用い
てＰＥＰ処理を行うと、レジストパターン形成後のベニ
ク後における前記マスクパターン中のＢ−Ｂ線部分に対
応するし・シスト部分の平面パターンは第３図（ａ）に
示すようになり、その抜きパターン部分の断面は第３図
（ｂ）に示すようになる。この場合、単位領域のレジス
トパターン３１の領域はほぼ３５０μｍＸ３５０μｍの
ように小さいので、ボストベーク時におけるレジストパ
ターン周辺部から中央部に向かう熱収縮によるレジスト
の形状変化は非常に少ない。
域の５ｉ０２膜をＰＥＰ処理する際に、第２図に示した
ようなマスクパターンおよびポジティブレジストを用い
てＰＥＰ処理を行うと、レジストパターン形成後のベニ
ク後における前記マスクパターン中のＢ−Ｂ線部分に対
応するし・シスト部分の平面パターンは第３図（ａ）に
示すようになり、その抜きパターン部分の断面は第３図
（ｂ）に示すようになる。この場合、単位領域のレジス
トパターン３１の領域はほぼ３５０μｍＸ３５０μｍの
ように小さいので、ボストベーク時におけるレジストパ
ターン周辺部から中央部に向かう熱収縮によるレジスト
の形状変化は非常に少ない。
即ち、この場合、はぼ３５０μｍＸ３５０μｍの単位領
域のレジストパターン２３の各辺でａ％ｘ３５０ （ｕ
ｍ）＋１００−ａ％×３６５の収縮が生じ、３．５Ｘａ
（μｍ）の寸法ずれ（従来例のほぼ１／１０）Ｌか生
じない。ここで、ａ−０，０１とすると、各辺での寸法
ずれは０．０３５μｍになり、レジストパターン２３の
周辺部で１８ｍＸ１μｍの抜はパターンに０．０３５μ
ｍ程度の寸法ずれしか生じないことが認められた。即ち
、単位領域のレジストパターン２３内での抜はパターン
の大きさのばらつきはほぼ３．５％となることが認めら
れた。
域のレジストパターン２３の各辺でａ％ｘ３５０ （ｕ
ｍ）＋１００−ａ％×３６５の収縮が生じ、３．５Ｘａ
（μｍ）の寸法ずれ（従来例のほぼ１／１０）Ｌか生
じない。ここで、ａ−０，０１とすると、各辺での寸法
ずれは０．０３５μｍになり、レジストパターン２３の
周辺部で１８ｍＸ１μｍの抜はパターンに０．０３５μ
ｍ程度の寸法ずれしか生じないことが認められた。即ち
、単位領域のレジストパターン２３内での抜はパターン
の大きさのばらつきはほぼ３．５％となることが認めら
れた。
なお、従来例の場合、寸法ずれは３１．８Ｘａ（μｍ）
であるから、ａ−０，０１とすると、１８ｍＸ１μｍの
抜はパターンで０．３μｍ程度の寸法ずれが発生する。
であるから、ａ−０，０１とすると、１８ｍＸ１μｍの
抜はパターンで０．３μｍ程度の寸法ずれが発生する。
このような極く僅かの形状変化が生じたのレジストパタ
ーン３１（第３図ａに平面パターンを示す）をそのまま
マスクとして基板１上の５ｉ０２膜に対する異方性エツ
チング、例えばＲＩＥ処理を行うと、レジストパターン
３１（第３図すに断面を示す）下の５ｉ０２膜パターン
の断面は第３図（Ｃ）に示すようになり、この５ｉ０２
膜パターン３２の中央部と周辺部とで抜は寸法りがほぼ
等しくなる。このような５ｉ０２膜パターン３２をその
ままマスクとしてイオン注入などを行って基板内にＰ小
領域３・・・を拡散形成すると、素子群領域４の全面に
均一な大きさのＰ小領域３・・・が形成される。従って
、この素子群領域４上にバリア金属層および金属電極５
を形成すると、バリア部のパターン寸法が精度良く形成
されることになる。
ーン３１（第３図ａに平面パターンを示す）をそのまま
マスクとして基板１上の５ｉ０２膜に対する異方性エツ
チング、例えばＲＩＥ処理を行うと、レジストパターン
３１（第３図すに断面を示す）下の５ｉ０２膜パターン
の断面は第３図（Ｃ）に示すようになり、この５ｉ０２
膜パターン３２の中央部と周辺部とで抜は寸法りがほぼ
等しくなる。このような５ｉ０２膜パターン３２をその
ままマスクとしてイオン注入などを行って基板内にＰ小
領域３・・・を拡散形成すると、素子群領域４の全面に
均一な大きさのＰ小領域３・・・が形成される。従って
、この素子群領域４上にバリア金属層および金属電極５
を形成すると、バリア部のパターン寸法が精度良く形成
されることになる。
これにより、前記Ｐ十領域３・・・とＮ−型エピタキシ
ャル層２とのＰＮ接合に逆バイアスを、印加した時（前
記バリア金属層上の金属電極５に負、裏面電極７に正の
電圧とを印加した時）に、第４図に示すように、Ｐ小領
域３・・・の周辺に形成される空乏層４０がほぼ均一に
発生し、リーク電流が抑制され、第５図に示すように、
従来例に比べて良好な電気的特性が得られる。この場合
、前記単位領域のレジストパターン３１内での抜はパタ
ーンの大きさのばらつきはほぼ３．５％であることに対
応して、素子群領域４内でのＰ小領域３・・・の大きさ
のばらつきもほぼ３．５％になると考えられる。
ャル層２とのＰＮ接合に逆バイアスを、印加した時（前
記バリア金属層上の金属電極５に負、裏面電極７に正の
電圧とを印加した時）に、第４図に示すように、Ｐ小領
域３・・・の周辺に形成される空乏層４０がほぼ均一に
発生し、リーク電流が抑制され、第５図に示すように、
従来例に比べて良好な電気的特性が得られる。この場合
、前記単位領域のレジストパターン３１内での抜はパタ
ーンの大きさのばらつきはほぼ３．５％であることに対
応して、素子群領域４内でのＰ小領域３・・・の大きさ
のばらつきもほぼ３．５％になると考えられる。
また、上記実施例では、単位領域の素子群領域４の最大
幅がほぼ３５０μｍの場合を示したが、単位領域の最大
幅をほぼ５００μｍ以下に規定する場合には、単位領域
のレジストパターンの最大幅部分での寸法ずれは０．５
μｍ以下になり、上記実施例で述べたような効果が得ら
れることが確認された。
幅がほぼ３５０μｍの場合を示したが、単位領域の最大
幅をほぼ５００μｍ以下に規定する場合には、単位領域
のレジストパターンの最大幅部分での寸法ずれは０．５
μｍ以下になり、上記実施例で述べたような効果が得ら
れることが確認された。
また、上記実施例では、１８ｍＸ１μｍの抜きパターン
を５μｍピッチで正方格子状の配列で多数形成したマス
クパターンを使用した場合を示したが、ピッチを３μｍ
ｓ４μｍ、７μｍにしたマスクパターンを使用した場合
にも上記実施例と同様の効果が得られた。
を５μｍピッチで正方格子状の配列で多数形成したマス
クパターンを使用した場合を示したが、ピッチを３μｍ
ｓ４μｍ、７μｍにしたマスクパターンを使用した場合
にも上記実施例と同様の効果が得られた。
［発明の効果コ
上述したように本発明のショットキー・ダイオードによ
れば、その製造に際して使用するレジストのパターン領
域を最大幅がほぼ５００μｍ以下となるように小さく規
定することができるので、レジストパターン形成後のボ
ストベーク時の熱収縮によって生じるレジストの形状変
化が非常に少なくなる。これにより、第１導電型の半導
体基板の表面の素子群領域の全面に、第１導電型とは反
対導電型の領域が均一な大きさで形成されるので、バリ
ア部のパターン寸法を精度良く形成することができる。
れば、その製造に際して使用するレジストのパターン領
域を最大幅がほぼ５００μｍ以下となるように小さく規
定することができるので、レジストパターン形成後のボ
ストベーク時の熱収縮によって生じるレジストの形状変
化が非常に少なくなる。これにより、第１導電型の半導
体基板の表面の素子群領域の全面に、第１導電型とは反
対導電型の領域が均一な大きさで形成されるので、バリ
ア部のパターン寸法を精度良く形成することができる。
従って、逆バイアス印加時に上記反対導電型領域の周辺
に形成される空乏層がほぼ均一に発生し、リーク電流が
抑制され、従来例に比べて良好な電気的特性が得られる
よ・うになる。
に形成される空乏層がほぼ均一に発生し、リーク電流が
抑制され、従来例に比べて良好な電気的特性が得られる
よ・うになる。
第１図は本発明の一実施例に係るショットキー・ダイオ
ードの一部を示す断面図、第２図は第１図のショットキ
ー・ダイオードの製造に際して使用されるマスクのパタ
ーンの一例を示す図、第３図（ａ）は第２図のマスクパ
ターンおよびポジティブレジストを用いて形成されたレ
ジストパターンのボストベーク後における第２図のマス
クパターン中のＢ−Ｂ線部分に対応するレジスト部分の
平面パターンを示す図、第３図（ｂ）は第３図（ａ）中
の抜きパターン部分の断面図、第３図（Ｃ）は第３図（
ｂ）のレジストパターンをそのままマスクとして異方性
エツチングが行われた基板上の酸化膜部分の断面を示す
図、第４図は第３図（Ｃ）の酸化膜をそのままマスクと
してイオン注入が行われてＰ◆領領域形成された素子群
領域の一部を示す断面図、第５図は第１図のショットキ
ー・ダイオードのリーク電流特性を示す図、第６図は従
来のショットキー・ダイオードの一部を示す断面図、第
７図は従来のショットキー・ダイオードの製造に際して
使用されるマスクのパターンの一例を示す図、第８図は
第７図中の素子群領域パターン部の一部を取り出して拡
大して示す図、第９図（ａ）は第７図のマスクパターン
およびポジティブレジストを用いて形成されたレジスト
パターンのボストベーク後における第７図のマスクパタ
ーン中のＡ−Ａ線部分に対応するレジスト部分の平面パ
ターンを示す図、第９図（ｂ）は第９図（ａ）中の抜き
パターン部分の断面図、第９図（Ｃ）は第９図（ｂ）の
レジストパターンをそのままマスクとして異方性エツチ
ングが行われた基板上の酸化膜部分の断面を示す図、第
１０図は第９図（Ｃ）の酸化膜をそのままマスクとして
イオン注入が行われてＰ十領域が形成された素子群領域
の一部を示す断面図である。 １・・・Ｎ十型シリコン層、２・・・Ｎ−型エピタキシ
ャル層、３・・・Ｐ十領域、４・・・素子群領域、５・
・・バリア金属層および金属電極、６・・・酸化膜（Ｓ
ｉ ０２膜） ７・・・裏面電極、１０・・・半導体
基板。
ードの一部を示す断面図、第２図は第１図のショットキ
ー・ダイオードの製造に際して使用されるマスクのパタ
ーンの一例を示す図、第３図（ａ）は第２図のマスクパ
ターンおよびポジティブレジストを用いて形成されたレ
ジストパターンのボストベーク後における第２図のマス
クパターン中のＢ−Ｂ線部分に対応するレジスト部分の
平面パターンを示す図、第３図（ｂ）は第３図（ａ）中
の抜きパターン部分の断面図、第３図（Ｃ）は第３図（
ｂ）のレジストパターンをそのままマスクとして異方性
エツチングが行われた基板上の酸化膜部分の断面を示す
図、第４図は第３図（Ｃ）の酸化膜をそのままマスクと
してイオン注入が行われてＰ◆領領域形成された素子群
領域の一部を示す断面図、第５図は第１図のショットキ
ー・ダイオードのリーク電流特性を示す図、第６図は従
来のショットキー・ダイオードの一部を示す断面図、第
７図は従来のショットキー・ダイオードの製造に際して
使用されるマスクのパターンの一例を示す図、第８図は
第７図中の素子群領域パターン部の一部を取り出して拡
大して示す図、第９図（ａ）は第７図のマスクパターン
およびポジティブレジストを用いて形成されたレジスト
パターンのボストベーク後における第７図のマスクパタ
ーン中のＡ−Ａ線部分に対応するレジスト部分の平面パ
ターンを示す図、第９図（ｂ）は第９図（ａ）中の抜き
パターン部分の断面図、第９図（Ｃ）は第９図（ｂ）の
レジストパターンをそのままマスクとして異方性エツチ
ングが行われた基板上の酸化膜部分の断面を示す図、第
１０図は第９図（Ｃ）の酸化膜をそのままマスクとして
イオン注入が行われてＰ十領域が形成された素子群領域
の一部を示す断面図である。 １・・・Ｎ十型シリコン層、２・・・Ｎ−型エピタキシ
ャル層、３・・・Ｐ十領域、４・・・素子群領域、５・
・・バリア金属層および金属電極、６・・・酸化膜（Ｓ
ｉ ０２膜） ７・・・裏面電極、１０・・・半導体
基板。
Claims (1)
- 第１導電型の半導体基板において、最大幅がほぼ５０
０μｍ以下に規定された単位領域内の表面に上記第１導
電型とは反対の導電型を有する領域が所定の配列にした
がって分散して多数形成された領域を、１個の半導体ペ
レット上に複数個有し、これらの各領域上にバリア電極
が形成され、各領域が並列接続されてなることを特徴と
するショットキー・ダイオード。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325394A JPH065736B2 (ja) | 1989-12-15 | 1989-12-15 | ショットキー・ダイオード |
| US07/626,460 US5148241A (en) | 1989-12-15 | 1990-12-12 | Method of manufacturing a schottky diode device |
| DE69012078T DE69012078T2 (de) | 1989-12-15 | 1990-12-14 | Methode zur Herstellung eines Schottkydioden-Bauelements. |
| KR1019900020614A KR940001055B1 (ko) | 1989-12-15 | 1990-12-14 | 쇼트키·다이오드 |
| EP90124190A EP0435105B1 (en) | 1989-12-15 | 1990-12-14 | Method of manufacturing a Schottky diode device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325394A JPH065736B2 (ja) | 1989-12-15 | 1989-12-15 | ショットキー・ダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185871A true JPH03185871A (ja) | 1991-08-13 |
| JPH065736B2 JPH065736B2 (ja) | 1994-01-19 |
Family
ID=18176349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325394A Expired - Fee Related JPH065736B2 (ja) | 1989-12-15 | 1989-12-15 | ショットキー・ダイオード |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5148241A (ja) |
| EP (1) | EP0435105B1 (ja) |
| JP (1) | JPH065736B2 (ja) |
| KR (1) | KR940001055B1 (ja) |
| DE (1) | DE69012078T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009032909A (ja) * | 2007-07-27 | 2009-02-12 | Toko Inc | ショットキーバリアダイオードの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5614755A (en) * | 1993-04-30 | 1997-03-25 | Texas Instruments Incorporated | High voltage Shottky diode |
| US6717229B2 (en) | 2000-01-19 | 2004-04-06 | Fabtech, Inc. | Distributed reverse surge guard |
| AU2000267698A1 (en) * | 2000-01-19 | 2001-07-31 | Fabtech, Inc. | Distributed reverse surge guard |
| JP3860705B2 (ja) * | 2000-03-31 | 2006-12-20 | 新電元工業株式会社 | 半導体装置 |
| US6362112B1 (en) | 2000-11-08 | 2002-03-26 | Fabtech, Inc. | Single step etched moat |
| US6462393B2 (en) | 2001-03-20 | 2002-10-08 | Fabtech, Inc. | Schottky device |
| US6841825B2 (en) * | 2002-06-05 | 2005-01-11 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
| KR100861294B1 (ko) * | 2006-02-24 | 2008-10-01 | 주식회사 하이닉스반도체 | 반도체 회로용 정전기 보호소자 |
Citations (3)
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| JPS5688376A (en) * | 1979-12-20 | 1981-07-17 | Nippon Telegr & Teleph Corp <Ntt> | Schottky barrier diode with p-n junction |
| JPS61287266A (ja) * | 1985-06-10 | 1986-12-17 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体デバイス |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5499580A (en) * | 1977-12-27 | 1979-08-06 | Nec Corp | Semiconductor integrated circuit device |
| JPS55162273A (en) * | 1979-06-04 | 1980-12-17 | Origin Electric Co Ltd | Schottky barrier diode |
| JPS5935183A (ja) * | 1982-08-23 | 1984-02-25 | 株式会社東芝 | 高速増殖炉 |
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| JPS61147570A (ja) * | 1984-12-20 | 1986-07-05 | Sanyo Electric Co Ltd | ショットキバリア半導体装置 |
| JPH01257370A (ja) * | 1988-04-07 | 1989-10-13 | Sanken Electric Co Ltd | ショットキバリア半導体装置 |
| JP2667477B2 (ja) * | 1988-12-02 | 1997-10-27 | 株式会社東芝 | ショットキーバリアダイオード |
-
1989
- 1989-12-15 JP JP1325394A patent/JPH065736B2/ja not_active Expired - Fee Related
-
1990
- 1990-12-12 US US07/626,460 patent/US5148241A/en not_active Expired - Lifetime
- 1990-12-14 EP EP90124190A patent/EP0435105B1/en not_active Expired - Lifetime
- 1990-12-14 DE DE69012078T patent/DE69012078T2/de not_active Expired - Fee Related
- 1990-12-14 KR KR1019900020614A patent/KR940001055B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5688376A (en) * | 1979-12-20 | 1981-07-17 | Nippon Telegr & Teleph Corp <Ntt> | Schottky barrier diode with p-n junction |
| JPS61287266A (ja) * | 1985-06-10 | 1986-12-17 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体デバイス |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4512121B2 (ja) * | 2007-07-27 | 2010-07-28 | 旭化成東光パワーデバイス株式会社 | ショットキーバリアダイオードの製造方法およびショットキーバリアダイオード |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69012078D1 (de) | 1994-10-06 |
| US5148241A (en) | 1992-09-15 |
| JPH065736B2 (ja) | 1994-01-19 |
| KR940001055B1 (ko) | 1994-02-08 |
| KR910013570A (ko) | 1991-08-08 |
| EP0435105B1 (en) | 1994-08-31 |
| DE69012078T2 (de) | 1995-01-26 |
| EP0435105A1 (en) | 1991-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |