JPS61287266A - 半導体デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ショットキ障壁を有し、改良された電圧阻止
特性を有する半導体デバイス、特に、これに限られるも
のではないが、高電圧の急速スイッチングおよび阻止用
に設計されたショットキダイオードに関するものである
。

高い降伏電圧を有するショットキダイオードは「ソリッ
ド・ステート・エレクトロニクス（ＳｏｌｉｄＳｔａｔ
ｅ　Ｅｌｅｃｔｒｏｎｉｃｓ）　　Ｊ　１９８３年、第
２６巻、第５４号の４９１−４９３頁に記載されたビー
・エム・ウイラモスキー（Ｂ、　Ｍ、　ｉすｉ　ｌａｍ
ｏｖｉｓｋ　ｉ）氏のこの表題の論文に示されている。

この論文に開示されているデバイスは、その一部が一方
の導電型である半導体と、この半導体の表面において前
記の半導体部分と複数の分離された領域で活性障壁を形
成する金属ベース層と、前記の半導体部分と活性ショッ
トキ障壁下方の或る深さ半導体中に突出したｎ−ｐ接合
を形成する、接近して分離された反対導電型の電界軽減
領域とを有する。活性ショットキ障壁の分離された領域
は、近接して分離された電界軽減領域の間に位置する。

このデバイスは、電界軽減領域が金属ベース層と前記の
表面で接触しまた隣接の電界軽減領域より前記の半導体
部分に延在している空乏層が活性ショットキ障壁の逆バ
イアス下で一緒になるのに十分に接近して分離されてい
るので、改良された電圧阻止特性を有する。

前記のビー・エム・ウイラモスキー氏によりつくられた
ショットキダイオードでは、電界軽減領域は、表面から
拡散された反対導電型の高濃度にドープされたグリッド
の形で、スケヤ当り略１００オームのシート抵抗を有す
る。このシート抵抗は、半導体表面における少なくとも
５Ｘ１０”Ｃｍ−’のドーピング濃度に等しい。ウイラ
モ子キー氏によりつくられた特定のダイオードの金属ベ
ース層は、これ等の高濃度にドープされた電界軽減領域
とオーム接触を形成する。

とれ等の電界軽減領域は、ショットキ障壁の逆バイアス
の間表面におけるショットキ障壁近くの電界を低減する
スクリーンとして働く。その結果、逆漏洩電流の減少、
降伏電圧の尖鋭化（ｓｈａｒｐｅｎｉｎｇ）および例え
ば４３ボルトから１３５ボルトへの降伏電圧の増加によ
って阻止能力が改良される。ショットキ障壁が順バイア
スされると、ショット、キ障壁の順方向電圧降下の方が
同じ電流密度に対するｐ−ｎ接合の順方向電圧降下より
も小さいので、電圧軽減領域はウイラモスキー氏により
不活性になると考えられている。

本発明は、均一な適度の電流密度でまたは高い障壁を有
するショットキ障壁で動作する場合、このｐ−ｎ接合は
、全体構造の周波数応答を著しく悪くする少数のキャリ
ヤの有効なインジェクタとして働くという認識に基づく
ものである。

本発明によれば、一部が一方の導電型である半導体と、
この半導体の表面にあって前記の半導体部分と複数の分
離された領域で活性ショットキ障壁を形成す゛る金属ベ
ース領域と、前記の半導体部分とｐ−ｎ接合を形成し、
前記の活性ショットキ障壁の下方に或る深さ半導体中に
突出し、接近して分離された反対導電型の電界軽減領域
とを有し、前記の活性ショットキ障壁の分離された領域
は、前記の接近して分離された電界軽減領域の間に位置
し、この電界軽減領域は、前記の表面で金属ベース層と
接触し、隣接の電界軽減領域より前記の半導体部分内に
延在する空乏層が活性ショットキ障壁の逆バイアス下で
一緒になってデバイスに改良された電圧阻止特性を与え
るようにした半導体デバイスにおいて、金属ベース層と
接触する表面における導電型を決定する電界軽減領域の
ドーパント濃度は、この電界軽減領域と前記の半導体部
分の間のｐ−ｎ接合と直列でかくして活性ショットキ障
壁の順バイアス下で半導体内への少数キャリヤの流れを
制限する別のショットキ障壁を形成するのに充分な低さ
であることを特徴とする。

前記の別のショットキ障壁は活性ショットキ障壁と反対
の導電型上に形成されるので、この別のショットキ障壁
は、活性ショットキ障壁を順方向にバイアスする印加電
圧によって逆方向にバイアスされる。したがって、活性
ショットキ障壁が順方向にバイアスされると、電界軽減
領域から半導体部分への少数キャリヤの注入は、導電型
を決定する低いドーパント濃度に基づく電界軽減領域の
抵抗によって制限されるだけでなく　、ｐ−ｎ接合と直
列の逆バイアスされた別の障壁を横切る漏洩電流によっ
て制限される。

本発明の優先日後に［ＥＰ−Ａ　０１４７８９３号とし
て公開された同時係属出願の欧州特許出願第８４２０１
８６５．７号にも活性ショットキ障壁の順方向バイアス
の下で半導体部分内への少数キャリヤの流れを制限する
手段を有するショットキおよびその他のユニポーラ障壁
の電界軽減領域を設けることが開示されていることは注
目に値する。この欧州特許出願に開示されたこれ等の手
段は、電界軽減領域の範囲に、半導体部分およびユニポ
ーラ障壁形成手段とは別の材料の層を設けることを含ん
でいる。前記の欧州特許出願に開示れたこれ等手段の或
るものを設けるには、特別なリトグラフおよび処理工程
が必要とされるであろう。

本発明によれば、別のショットキ障壁の形成による少数
キャリヤ注入の制限は、低いドーピング濃度を用いて電
界軽減領域を形成するだけで達成できる。したがって、
例えば、導電型を決めるドーパント濃度に関して正確に
調節可能な方法で半導体内に電界軽減領域を設けるため
に、少ない線量のドーパントイオンを用いることができ
る。

けれども、若し所望ならばデバイスの電界軽減領域と形
成されたショットキ障壁を最大限に利用するために付加
的な処理工程を用いることもできる。したがって、例え
ば、凹部を、少なくとも別の領域が金属ベース層と接触
する半導体表面にエッチすることもできる。このような
凹部のエツチングは、半導体の表面に存することのある
より高いドーパント濃度を除くことができ、したがって
、別のショットキ障壁は、より低いドーパント濃度を有
する別の領域の深い部分と形成される。更にまた、電界
軽減領域（例えばイオン打込みによる）の表面に前記の
一方の導電型の高いドーパント濃度′を、零バイアスで
前記の別のショットキ障壁に形成された内部発生空乏層
の厚さよりも薄くそしてまたそれによって空乏化される
層として設け、この空乏化されたドーパント層が前記の
別のショットキ障壁の高さを増すのに役立つようにする
ことも可能である。

以下に本発明を添付の図面を参照して実施例により更に
詳しく説明する。

図面はすべて寸法比通りものでないことに留意され度い
。これ等図面の種々の部分の相対寸法および比は図面を
見易くしまた便宜上誇張しまたは小さく示しである。１
つの図面に用いられている符号は他の図面の相当または
同じ部分を示すのに用いである。

第１図の半導体デバイスは、その一部２が一方の導電型
（図示の例ではｎ型）である半導体１０例えば単結晶シ
リコンの半導体より或る高圧ショットキダイオードを示
す。金属ベース層１１が半導体１０の上部主表面にあり
、ダイオードの活性障壁３を構成するために、複数の分
離された領域において前記の部分２とショットキ障壁を
形成する。前記の層１１は金属、合金または例えば金属
珪化物でよい。接近して分離された反対導電型（図示の
例ではｐ型）の電界軽減領域４は、半導体１０内の活性
障壁３より下方に延在するｐ−ｎ接合４４を形成し、活
性障壁３の分離された額部は、接近−して分離された前
記の電界軽減領域４の間にある。第１図の特定の実施例
では、領域４は例えば中心の領域４と環状の包囲領域４
とを有する同心配置でもよい。

電界軽減領域４は、十分に接近して分離されているので
、隣接の領域４より半導体内に延在する空乏層３３が活
性障壁３の逆バイアスの下で一緒になって高圧阻止特性
を有するデバイスを与える。

本発明によれば、電界軽減領域４の金属ベース層１１と
接触する上面のｐ型ドーパント濃度は、金属ベース層１
１と別のショットキ障壁４１を形成するような十分な低
さである。この別の障壁４１はｐ−ｎ接合４４と直列で
、活性ショットキ障壁３の順バイアスの下でｎ型半導体
部分２への少数キャリヤ（この場合にはホール）の流れ
を制限する手段を電界軽減領域４に与える。したがって
、ｎ型半導体部分に対して正の電圧が金属ベース層１１
に加えられると、ｐ型の領域４上のショットキ障壁４１
は逆バイアスとなり、一方ｐ−ｎ接合４４とｎ型半導体
部分２上の活性ショットキ障壁３とは共に順バイアスと
なる。かくて領域４から半導体部分２へのホール注入は
、逆バイアスされた障壁４１を横ぎる漏洩電流の大きさ
に制限された層１１よりの電流によって制限される。領
域４の抵抗は、該領域の低いドーパント濃度のために、
この領域４を通って流れる電流の制限を付加的に助成す
る。

金属ベース層１１は、半導体表面の絶縁＠３４の窓で領
域４と半導体部分２とに接触する。第１図゛に示したよ
うに、ガードリング２４が接触窓の周囲の半導体部分２
内に設けられてもよい。第１図は、ｎ型半導体部分２内
のｐ型環状領域として公知のようにして設けられた２つ
のこのような同心ガードリングを示す。これ等のｐ型領
域２４は、電界軽減領域４を設けるのと同じ処理工程を
用いて形成することができる。

第１図のダイオードは［ソリッド・ステート・エレクト
ロニクス］のビー・エム・ウイラモスキー氏の論文に開
示されたそれとは全く別のものであることに留意され度
い。この論文のダイオードでは、電界軽減領域のドーピ
ング濃度は非常に高いので、金属層の電子仕事関数と半
導体領域の電子親和力の差が電荷キャリヤの量子トンネ
リング（ｑｕａｎｔｕｍ　ｔｕｎｎｅｌｉｎｇ）　　に
負けて電界軽減領域の表面に事実上オーム接触を生じる
。したがって、前記のウイラモスキー氏のダイオードは
電界軽減領域と整流ショットキ障壁を形成しない。

第１図のダイオードは公知のデバイス技法を用いてつく
ることができる。したがって、例えば、半導体部分２を
、該部分２との接続部を形成する高導電率ｎ型シリコン
基板２０上の高抵抗率ｎ型エピタキシャル層によって形
成することもできる。

マスキング層４０がエピタキシャル層２の表面に設けら
れ、ｐ型の領域４と２４が形成される部分に窓を有する
。このマスキング層４０は熱成長二酸化珪素より或るも
のでもよ（、その一部はでき上ったデ六イスの絶縁層３
４の部分として残されるようにしてもよい。領域４およ
び２４に対するドーパント濃度は、マスキング層４０の
窓を経て硼素イオンの打込（ｉｍｐｌａｎｔａｔｉｏｎ
）によってエピタキシャル層２内に導入してもよい。第
２図には硼素イオンの幅広いビームが矢印４２で示龜で
ある。イオン打込の間および／または後に、半導体１０
は加熱され、硼素を半導体内の所望の深さ迄拡散する。

次いで絶縁層３４に接触窓が設けられ、活性ショットキ
障壁３を形成するための適当な金属が接触窓を覆ってデ
ポジットされる。この金属層１１は電界軽減領域４とも
接触し、この領域と別のショットキ障壁４１を形成する
。例えばアルミニウムの電極層１２が基板２０の裏面上
にデポジッ）・される。

別の整流ショットキ障壁４１を形成するのに必要な領域
４の低いドーパント３度を得るため、打込に対し低い線
量の硼素イオン４２が用いられる。すなわちこの目的に
対しては１０１ｃｍ−２以下の硼素イオン線量、例えば
硼素線予が次いで半導体内に拡散される程度および層１
１として選ばれた特定の金属に応じて、例えば約５Ｘ１
０”ｃｍ−２またはそれ以下の硼素イオン線量が使用さ
れる。通常は打込および拡散条件は、金属層１１と接触
する表面の最終硼素濃度が５　Ｘ１０１６ｃｍ−３より
も小さいように選ばれる。低い硼素濃度、例えば５Ｘ１
０Ｉ５ｃｍ−’よりも小さい硼素濃度は、金属層１１が
ｐ型物質と通常低い障壁を形成するようなものである場
合特に望ましい。通常は、障壁形成金属ベース層１１の
組成は、デバイスの活性障壁３に対して所要の障壁高さ
を与えるように選ばれる。順バイアスｐ−ｎ接合４４に
おける少数キャリヤ注入を制限するために、電界軽減領
域４と形成された別のショットキ障壁の高さは普通はで
きるだけ高（あるべきで、半導体部分２と形成された活
性障壁３のそれの少なくとも半分であることが好ましい
。

特定のショットキダイオードに対する適当な障壁高さの
選択には、留意すべき幾つかの主な考察問題がある。す
なわち、順方向電圧降下は障壁の高さ通りに増加するこ
と、障壁の高さの増加につれて（逆）漏洩電流が指数関
数的に減少すること、および、順バイアスショットキ障
壁自体よりの少数キャリヤ注入のために高い動作温度に
おいて高い障壁高さと共に速度が減少することがあるこ
と等である。

デバイスの性能の特定の観点く例えば動作温度、速度、
順方向電流処理能力またはこれ等要件の或る組合せ）に
よって障壁高さが制限を受けることがあるので通常は妥
協が必要ではあるが、活性障壁３の障壁高さは全体の電
力損失を最小にするように選ばれるのが普通である。状
態を変えるために他の工程がとられなければ、ｎ型半導
体材料と高いショットキ障壁を形成する金属ベース層１
１はｐ型の同じ半導体材料と低いショットキ障壁を形成
する。

低いショットキ障壁高さは通常低電圧デバイス（例えば
１０■の阻止能力を有するショットキダイオード）に対
して選ばれ、これ等デバイス内の高い漏洩電流は本発明
による電界軽減手段４１−４−４４を設けることによっ
て低減することができる。この場合、反対導電型電界軽
減領域４への障壁４１の高さは大きく、したがって、前
記の領域４から半導体部分２内への注入は、ｐ−金属シ
ョットキ障壁４１を通る低い漏洩電流によって厳しく制
限される。

電界軽減手段４１−４−４４は高圧ショットキダイオー
ドに例えば少なくとも１００ボルト或いは更に２００ボ
ルト以上さえもの電圧を阻止するために使用されること
もできる。この場合には、ショットキ障壁３に対して選
ばれる障壁高さは、速度、例えばシリコンデバイスに対
して恐らく少なくとも０．７ｅＶを下げることなしにで
きる限り高く選ばれるのが普通である。この選択は、１
００℃から１５０℃の障壁温度での高温動作の間に熱的
安定に対して必要とされる低い漏洩電流すなわち低い逆
方向消散（ｒｅｙｅｒｓｅ　ｄｉｓｓｉｐａｔｉｏｎ）
を与えるためになされるｑこのようなデバイスでは、ｎ
型半導体部分２２への高い障壁の必要性は、金属ベース
層１１がｐ型電界軽減領域４と形成する障壁４１の高さ
を、このｐ型頭域４を著しい数の少数キャリヤの注入か
ら適当に阻止するのに望ましくない程に小さくすること
がある。活性障壁３と別の障壁４１間における障壁高さ
の妥協ができなければ、障壁４１の高さは以下に述べる
ように人為的に上げることもできる。

この場合、金属ベース層１１の所定の組成およびｎ型半
導体部分２との障壁３の所定の障壁高さに対し、ｐ型頭
域４の表面に高いｎ型ドーパント濃・度を与えることに
よって、ｐ型電界軽減領域４と形成される障壁４１の高
さを増すことができる。英国特許第１．４５９．２３１
号によれば、この障壁を高くするドーパント濃度は、金
属ベース層１１と領域４間のショットキ障壁４１に形成
された内部発生空乏層の厚さよりも薄い（最終的なデバ
イスにおいて）層５１として設けられる。この層５１の
厚さは、零バイアスで障壁４１に形成される空乏層の正
確な大きさは領域４のドーパント濃度の正確な値に依存
するものであるが、普通は１０ｍｍよりも小さい。

前記の層５１は第２図に破線で示されているが、この第
２図は、領域４を所望の深さ迄拡散する加熱工程の後マ
スキング層４０の窓を経て例えば砒素イオンの打込によ
って形成することのできる方法を図解したものである。

この場合、第２図の矢印４２は、障壁４１の高さを増す
ための砒素イオンの打込を表わす。領域４と層５１の両
方の形成に同じマスキング層４０を使用することにより
、層５１を簡単に領域４の表面に局限することができ、
したがって領域４の間のｎ型半導体部分２の表面の障壁
３の高さに影響を与えない。

ドーパント拡散を用いて形成された領域ではドーパント
濃度は半導体内の拡散深さと共に減少するので、高濃度
にドープされた部分をエツチングで除去して低くドープ
された部分だけを残すことによって所望の低いドーパン
ト濃度の電界軽減領域４を形成することもてきる。この
ような２つの状態を第３図と第４図に示す。

第３図のデバイスでは、電界軽減領域４が金属ベース層
１１と接触する半導体表面に溝５４がある。

これ等の溝は、領域４より高濃度ドープ部分を除去する
もので、領域４に対し所望の深さ迄硼素打込を拡散した
後に第２図のマスキング層４０の窓でエッチすることが
できる。したがって、前記の溝５４を形成するのに余分
なＩＪ　）グラフ工程を必要としない。

第４図のデバイスでは、金属ベース層１１がｎ型半導体
部分２と活性ショットキ障壁３を形成し、またｐ壁領域
４と別のショットキ障壁４１を形成する表面部分全体に
唯１つの溝５２がある。絶縁層３４に接触窓を形成する
のに使用されたマスク窓で溝５２をエッチすることがで
きるので、やはり余分なＩＪ　）グラフ工程を必要とし
ない。

本発明の要旨を逸脱しない範囲において数多くの変形が
可能であることは明らかであろう。したがって、例えば
前記の英国特許に従って零バイアス空乏層に高濃度ドー
プ表面層を設けることによって活性障壁３の高さを増加
しまたは減少することもできる。電界軽減領域および活
性障壁３の形を同心環状形とする代りに、他の幾何形例
えばメツシュまたはグリッド配置或いはまた多角形配列
を用いることもできる。

【図面の簡単な説明】

第１図は本発明の半導体デバイスの一実施例の一部の断
面図、 第２図は第１図の半導体デバイスの一製造過程における
一部の断面図、 第３図は別の実施例を示す一部の断面図、第４図は更に
別の実施例を示す一部の断面図である。 ２・・・ｎ型半導体部分　　３・・・活性障壁４・・・
電界軽減領域　　　１０・・・半導体１１・・・金属ベ
ース層　　　１２・・・電極層２０・・・ｎ型シリコン
基板　２４・・・ガードリング３４・・・絶縁層　　　
　　　４０・・・マスキング層４１・・・別の障壁　　
　　　４４・・・ｐ−ｎ接合５２、５４・・・溝

Claims (6)

【特許請求の範囲】
1. １．一部が一方の導電型である半導体と、この半導体の
   表面にあって前記の半導体部分と複数の分離された領域
   で活性ショットキ障壁を形成する金属ベース領域と、前
   記の半導体部分とｐ−ｎ接合を形成し、前記の活性ショ
   ットキ障壁の下方に或る深さ半導体中に突出し、接近し
   て分離された反対導電型の電界軽減領域とを有し、前記
   の活性ショットキ障壁の分離された領域は、前記の接近
   して分離された電界軽減領域の間に位置し、この電界軽
   減領域は、前記の表面で金属ベース層と接触し、隣接の
   電界軽減領域より前記の半導体部分内に延在する空乏層
   が活性ショットキ障壁の逆バイアス下で一緒になってデ
   バイスに改良された電圧阻止特性を与えるようにした半
   導体デバイスにおいて、金属ベース層と接触する表面に
   おける導電型を決定する電界軽減領域のドーパント濃度
   は、この電界軽減領域と前記の半導体部分の間のｐ−ｎ
   接合と直列でかくして活性ショットキ障壁の順バイアス
   下で半導体内への少数キャリヤの流れを制限する別のシ
   ョットキ障壁を形成するのに十分な低さであることを特
   徴とする半導体デバイス。
2. ２．電界軽減領域が金属ベース層と接触する場所で、溝
   が半導体の表面に存する特許請求の範囲第１項記載の半
   導体デバイス。
3. ３．金属ベース層が活性ショットキ障壁および別のショ
   ットキ障壁を形成する表面領域全体に唯一つの溝が存す
   る特許請求の範囲第１項記載の半導体デバイス。
4. ４．電界軽減領域と形成される別のショットキ障壁の高
   さは、半導体部分と形成された活性ショットキ障壁の高
   さの少なくとも半分である特許請求の範囲第１項から第
   ３項の何れかの１項記載の半導体デバイス。
5. ５．電界軽減領域の表面に、前記の一方の導電型のより
   高いドーパント濃度が、零バイアスで前記の別のショッ
   トキ障壁に形成された内部発生空乏層の厚さよりも薄く
   且つこれにより空乏化された層として存し、前記のドー
   パント層は前記の別のショットキ障壁の高さを増加する
   のに役立つ特許請求の範囲第１項から第４項の何れかの
   １項記載の半導体デバイス。
6. ６．電界軽減領域は、金属ベース層と接触する表面にお
   いて５×１０＾１＾６ｃｍ＾−＾３よりも低い硼素濃度
   によってシリコン半導体内に形成された特許請求の範囲
   第１項から第５項の何れかの１項記載の半導体デバイス
   。