JPH03181172A - 半導体装置 - Google Patents
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- JPH03181172A JPH03181172A JP31880189A JP31880189A JPH03181172A JP H03181172 A JPH03181172 A JP H03181172A JP 31880189 A JP31880189 A JP 31880189A JP 31880189 A JP31880189 A JP 31880189A JP H03181172 A JPH03181172 A JP H03181172A
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的」
（産業上の利用分野）
本発明は、スイッチングレギュレータ方式の電源回路に
一般に使用される二次側整流素子等の半導体装置に関す
るもので、特にショットキーバリアダイオード等の順方
向電圧−電流特性の改善にｆ系るものである。
一般に使用される二次側整流素子等の半導体装置に関す
るもので、特にショットキーバリアダイオード等の順方
向電圧−電流特性の改善にｆ系るものである。
〈従来の技術）
ショットキーバリアダイオードは、順電圧が低く、順方
向の電力損失が小さく、又ターンオフ速度が速いという
特徴を持っているが、一方、逆方向電流が大きく、逆方
向降伏電圧が低いという欠点がある。 これらの欠点を
改善する従来技術は、例えば特公昭５９−３５１８３号
、特公昭５９−４９７１３号及び特開昭６０−７４５８
２号（Ｕ、Ｓ 、 Ｐａｔｅｎｔ ４６４１１７４号と
同内容）等に開示されている。 このような従来技、術
について図面を参照して説°明する。
向の電力損失が小さく、又ターンオフ速度が速いという
特徴を持っているが、一方、逆方向電流が大きく、逆方
向降伏電圧が低いという欠点がある。 これらの欠点を
改善する従来技術は、例えば特公昭５９−３５１８３号
、特公昭５９−４９７１３号及び特開昭６０−７４５８
２号（Ｕ、Ｓ 、 Ｐａｔｅｎｔ ４６４１１７４号と
同内容）等に開示されている。 このような従来技、術
について図面を参照して説°明する。
第５図は、逆方向特性を改良した従来のショットキーバ
リアダイオード（ＳＢＤと略記）１００の要部断面図で
ある。 同図において、高濃度のＮ導電型半導体基板（
Ｎ″基板と略記）■上に低濃度のＮ導電型半導体層（Ｎ
−層と略記）２が、エピタキシャル成長により形成され
る。 Ｎ−層２の主表面には所定の間隔をもって高濃度
のＰ導電型半導体領域（Ｐ’領領域略記）３が配設され
ている。 Ｎ−層２の露出面とＰゝ領域３の露出面は、
同一平面を形成し、アノード電極膜４と接する。 アノ
ードｔ４［４の導電材料は、該電極膜がＮ−層２とショ
ットキー接触するように選択される。 Ｎ４基板１とオ
ーム接触するようにカソード電＠膜５が設けられる。
リアダイオード（ＳＢＤと略記）１００の要部断面図で
ある。 同図において、高濃度のＮ導電型半導体基板（
Ｎ″基板と略記）■上に低濃度のＮ導電型半導体層（Ｎ
−層と略記）２が、エピタキシャル成長により形成され
る。 Ｎ−層２の主表面には所定の間隔をもって高濃度
のＰ導電型半導体領域（Ｐ’領領域略記）３が配設され
ている。 Ｎ−層２の露出面とＰゝ領域３の露出面は、
同一平面を形成し、アノード電極膜４と接する。 アノ
ードｔ４［４の導電材料は、該電極膜がＮ−層２とショ
ットキー接触するように選択される。 Ｎ４基板１とオ
ーム接触するようにカソード電＠膜５が設けられる。
この５ＢＤ１００に、低い順電圧を印加すると、順電流
はアノード電極膜４からショットキー接合部６を経てＮ
−層２に流入し、カソード電極膜５より流出する。 な
お前記順電圧がＰ４領域３とＮ−層２とのＰ″Ｎ−接合
の立ち上がり電圧を越えない範囲では、該接合を流れる
電流は微弱で無視でき、順を流はショットキー接合６を
流れる電流と考えてよい。
はアノード電極膜４からショットキー接合部６を経てＮ
−層２に流入し、カソード電極膜５より流出する。 な
お前記順電圧がＰ４領域３とＮ−層２とのＰ″Ｎ−接合
の立ち上がり電圧を越えない範囲では、該接合を流れる
電流は微弱で無視でき、順を流はショットキー接合６を
流れる電流と考えてよい。
次にこのダイオード１００に逆電圧、即ちアノード電極
膜４に負、カソード電極膜５に正の極性の電圧を印加し
た場合について述べる。 第６図は、逆電圧を小さい値
から順次増加した時の空乏層領域の拡がりを模式的に示
すもので、同図（ａ ）は逆電圧ＶＲが小、同図（ｂ）
は中、同図（Ｃ）は大のそれぞれの場合を示す、 同図
において第５図と同じ符号は同じ部分を表わし、破線は
空乏層７の境界を示す、 又矢印を付した線条は、その
条幅が高密度の逆電流通電路の幅、矢印が電流キャリア
（電子）の移動方向を示す、 逆電圧を印加し、その値
を小から大に増加していくと、Ｐ”Ｎ−接合による空乏
層がＮ−層２内に拡がり、前記通′ｒ４路の幅は次第に
狭められ、遂には隣接するＰ１領域３からＮ−層２に拡
がる空乏層が互いに接し、一体化するに至り、前記通電
路は遮断される。 この現象はピンチオフと呼ばれ、又
この時の電圧は、ピンチオフ電圧と呼ばれる。
膜４に負、カソード電極膜５に正の極性の電圧を印加し
た場合について述べる。 第６図は、逆電圧を小さい値
から順次増加した時の空乏層領域の拡がりを模式的に示
すもので、同図（ａ ）は逆電圧ＶＲが小、同図（ｂ）
は中、同図（Ｃ）は大のそれぞれの場合を示す、 同図
において第５図と同じ符号は同じ部分を表わし、破線は
空乏層７の境界を示す、 又矢印を付した線条は、その
条幅が高密度の逆電流通電路の幅、矢印が電流キャリア
（電子）の移動方向を示す、 逆電圧を印加し、その値
を小から大に増加していくと、Ｐ”Ｎ−接合による空乏
層がＮ−層２内に拡がり、前記通′ｒ４路の幅は次第に
狭められ、遂には隣接するＰ１領域３からＮ−層２に拡
がる空乏層が互いに接し、一体化するに至り、前記通電
路は遮断される。 この現象はピンチオフと呼ばれ、又
この時の電圧は、ピンチオフ電圧と呼ばれる。
５ＢＤ１００はこのピンチオフ現象を利用し、逆電流の
低減と逆方向降伏電圧の向上を計ったものである。 こ
のため隣接するＰ”領域３の間隔が、第７図に示すよう
に、ｄ、、 ｄ２． ｄｆｆ（ただしｄ３〉ｄ２〉
ｄ、）と異なると、前記通電路が遮断されるピンチオフ
電圧Ｖ９等が変化し、順方向及び逆方向電流電圧特性は
大きく違ってくる。
低減と逆方向降伏電圧の向上を計ったものである。 こ
のため隣接するＰ”領域３の間隔が、第７図に示すよう
に、ｄ、、 ｄ２． ｄｆｆ（ただしｄ３〉ｄ２〉
ｄ、）と異なると、前記通電路が遮断されるピンチオフ
電圧Ｖ９等が変化し、順方向及び逆方向電流電圧特性は
大きく違ってくる。
第８図は、Ｐ＋領域３の間隔を変えた時のＳＢＤの逆電
圧ＶＲと逆電流ＩＲとの関係を概念的に示す特性図であ
る。 曲線ａ１＋ ２＋ ａ３は、Ｐ＋領域３の間
隔かそれぞれｄｌ、ｄｚ、ｄｘの場合の特性で、破線で
示す曲線Ｃは、Ｐ”領域３を持たない、即ち電流をピン
チオフする構造を持たない場合の特性である。 横軸の
逆電圧Ｖ２．。
圧ＶＲと逆電流ＩＲとの関係を概念的に示す特性図であ
る。 曲線ａ１＋ ２＋ ａ３は、Ｐ＋領域３の間
隔かそれぞれｄｌ、ｄｚ、ｄｘの場合の特性で、破線で
示す曲線Ｃは、Ｐ”領域３を持たない、即ち電流をピン
チオフする構造を持たない場合の特性である。 横軸の
逆電圧Ｖ２．。
Ｖ Ｒ２及びＶＲ３は、間隔ｄ、、ｄ２．ｄ、のＳＢＤ
のピンチオフ電圧を表わす、 同図より明らかなように
、逆電圧Ｖ２を印加し、その値を順次増加していくと、
逆電流ＩＲは増加する。 逆電圧ＶＲがピンチオフ電圧
に達すると、高密度の逆電流通電路は遮断され、その後
、逆電流ＩＲはゆるやかに漸増する。 一般に逆電流Ｉ
Ｒは小さいはと望ましく、曲線ａｉ＋２＋ａｆｆを比較
すると、曲線ａ、の場合即ちＰ４領域３の間隔が最も小
さいｄ、の場合が好ましい、 即ちＰ１頒域３の間隔を
狭くすれば逆＠流特性は良くなることがわかる。
のピンチオフ電圧を表わす、 同図より明らかなように
、逆電圧Ｖ２を印加し、その値を順次増加していくと、
逆電流ＩＲは増加する。 逆電圧ＶＲがピンチオフ電圧
に達すると、高密度の逆電流通電路は遮断され、その後
、逆電流ＩＲはゆるやかに漸増する。 一般に逆電流Ｉ
Ｒは小さいはと望ましく、曲線ａｉ＋２＋ａｆｆを比較
すると、曲線ａ、の場合即ちＰ４領域３の間隔が最も小
さいｄ、の場合が好ましい、 即ちＰ１頒域３の間隔を
狭くすれば逆＠流特性は良くなることがわかる。
第９図は、Ｐ４領域３の間隔を変えた時のＳＢＤの順電
圧■、と順電流ＩＦとの関係を概念的に示す特性図であ
る。 曲線す、、ｂ２．ｂ３はＰ４領域３の間隔がそれ
ぞれｄ、、ｄ２．ｄ３の場合のＶＦ−Ｉ、特性である。
圧■、と順電流ＩＦとの関係を概念的に示す特性図であ
る。 曲線す、、ｂ２．ｂ３はＰ４領域３の間隔がそれ
ぞれｄ、、ｄ２．ｄ３の場合のＶＦ−Ｉ、特性である。
横軸は順電圧ＶＦ即ち順方向電圧降下を、縦軸は順電
流Ｉ「即ち負荷電流を表わす、 一定値Ｉ Ｆｌの順電
流を流した時、順方向電圧降下は、間隔ｄ、 、 ｄ
２．ｄ。
流Ｉ「即ち負荷電流を表わす、 一定値Ｉ Ｆｌの順電
流を流した時、順方向電圧降下は、間隔ｄ、 、 ｄ
２．ｄ。
に対応してそれぞれＶＦｌ、ＶＦ２．Ｖ、となる。
曲線す１．ｂ２．ｂ３を比較すると曲線ｂ３の順方向電
圧−電流特性が最も望ましい、 即ち順電流が同一の場
合には、隣接するＰ“領域３に挟まれるショットキー接
合の電流密度は、Ｐ４領域３の間隔が狭いほど大きくな
り、その界面で損失する電圧は大きくなる。
圧−電流特性が最も望ましい、 即ち順電流が同一の場
合には、隣接するＰ“領域３に挟まれるショットキー接
合の電流密度は、Ｐ４領域３の間隔が狭いほど大きくな
り、その界面で損失する電圧は大きくなる。
第１０図に、電流をピンチオフする構造を有する池のシ
ョットキーダイオード１０１の従来例を示す、 同図＜
ａ＞は、該ダイオードの部分断面図、同図（ｂ）は部
分斜視図である。 第５図と同符号は、等しいか対応す
る部分を表わすので説明を省略する。
ョットキーダイオード１０１の従来例を示す、 同図＜
ａ＞は、該ダイオードの部分断面図、同図（ｂ）は部
分斜視図である。 第５図と同符号は、等しいか対応す
る部分を表わすので説明を省略する。
同図において、ピンチオフ作用に関与するＰ１領域３の
露出面と、主電流通電路を形成するＮ４層２ａの表面と
は、同一平面上にあって、アノード電極ＪＩＱ４ａに接
している。 アノード＠極膜４ａとＮ１層２ａとは、極
めて低いショットキーバリアを形成するように、電極材
料及び不純物濃度が選択されている。 ５ＢＤＩＯＩに
おいては、アノード電極膜４ａとカソード電極ＪＩ１５
とを短絡若しくは微小逆電圧を印加した場合、相隣るＰ
１領域３から伸びる空乏層がＮ１層・Ｎ−層界面上で結
合し、Ｎ”層２ａを経由する通電路がピンチオフされる
ようになっている。 このため同図（ｂ）かられかるよ
うに、Ｎ＋層２ａの領域は、ピンチオフ用のＰ”領域３
に取り囲まれ、互いに密に配設されている。 これによ
り５ＢＤＩＯＩの逆方向電流特性は、大きく改善される
。 一方順電流が流れるＮ′″層２ａの露出面は、Ｐ”
領域３の表面積に比べ、面積が小さく、順電流特性は良
くない。
露出面と、主電流通電路を形成するＮ４層２ａの表面と
は、同一平面上にあって、アノード電極ＪＩＱ４ａに接
している。 アノード＠極膜４ａとＮ１層２ａとは、極
めて低いショットキーバリアを形成するように、電極材
料及び不純物濃度が選択されている。 ５ＢＤＩＯＩに
おいては、アノード電極膜４ａとカソード電極ＪＩ１５
とを短絡若しくは微小逆電圧を印加した場合、相隣るＰ
１領域３から伸びる空乏層がＮ１層・Ｎ−層界面上で結
合し、Ｎ”層２ａを経由する通電路がピンチオフされる
ようになっている。 このため同図（ｂ）かられかるよ
うに、Ｎ＋層２ａの領域は、ピンチオフ用のＰ”領域３
に取り囲まれ、互いに密に配設されている。 これによ
り５ＢＤＩＯＩの逆方向電流特性は、大きく改善される
。 一方順電流が流れるＮ′″層２ａの露出面は、Ｐ”
領域３の表面積に比べ、面積が小さく、順電流特性は良
くない。
（発明が解決しようとする課題〉
これまで述べたように、従来のピンチオフ構造を有する
ＳＢＤでは、逆方向電圧−電流特性を良くするには、ピ
ンチオフ電圧制御に大きな影響を持つＰ“領域間の間隔
をできるだけ狭くする必要がある。 又順方向電圧−電
流特性を良くするには前記Ｐ３領域間の間隔を広くする
必要がある。
ＳＢＤでは、逆方向電圧−電流特性を良くするには、ピ
ンチオフ電圧制御に大きな影響を持つＰ“領域間の間隔
をできるだけ狭くする必要がある。 又順方向電圧−電
流特性を良くするには前記Ｐ３領域間の間隔を広くする
必要がある。
即ち従来技術では、上記２つの特性は、いわゆるトレー
ドオフの関係にあり、従って各種条件を勘案し、最適設
計が行なわれている。
ドオフの関係にあり、従って各種条件を勘案し、最適設
計が行なわれている。
本発明は、従来の逆方向の電圧−電流特性を維持して、
順方向の電圧−電流特性が改善されるショットキーバリ
アダイオード等の半導体装置を提供することを目的とす
る。
順方向の電圧−電流特性が改善されるショットキーバリ
アダイオード等の半導体装置を提供することを目的とす
る。
［発明の楕ｒｆｃ］
〈課題を解決するための手段と作用）
本発明の半導体装置は、第１図に例示するように、（ａ
）−導電型第１半導体層（Ｎ”基板〉２１と該層より
低不純物濃度の一導電型第２半導体層〈Ｎ−層）２２と
を積層して成る半導体基板ｚ±と、（ｂ ）該基板の一
方の主面ｒｐＪ（上方）の第２半導体層（Ｎ−層）２２
の表面に所定の間隔をもって露出して配置されると共に
該露出面２３ａが第２半導体層２２の表面２２ａより凹
んだ構造の底の部分に形成される反対導電型第３半導体
領域（Ｐ’領領域２３と、（ｃ ）第２半導体層２２の
前記表面２２ａ及び第３半導体領域２３の前記露出面２
３ａに接する第１電極膜２４と、（ｄ）前記半導体基板
の他方の主面〈下方〉に第１半導体層２１に接して設け
られる第２電極膜２５とを 具備することを特徴とする
半導体装置である。
）−導電型第１半導体層（Ｎ”基板〉２１と該層より
低不純物濃度の一導電型第２半導体層〈Ｎ−層）２２と
を積層して成る半導体基板ｚ±と、（ｂ ）該基板の一
方の主面ｒｐＪ（上方）の第２半導体層（Ｎ−層）２２
の表面に所定の間隔をもって露出して配置されると共に
該露出面２３ａが第２半導体層２２の表面２２ａより凹
んだ構造の底の部分に形成される反対導電型第３半導体
領域（Ｐ’領領域２３と、（ｃ ）第２半導体層２２の
前記表面２２ａ及び第３半導体領域２３の前記露出面２
３ａに接する第１電極膜２４と、（ｄ）前記半導体基板
の他方の主面〈下方〉に第１半導体層２１に接して設け
られる第２電極膜２５とを 具備することを特徴とする
半導体装置である。
即ち第３図に示すようにピンチオフのための第３半桿体
領域２３の相互の間隔を一定にした状態で、主電流通電
路を形成する第２半導体層２２の表面２２ａを、前記第
３半導体領域２３の露出面２３ａより突出させることに
より、第１電極膜２４と第２半導体層２２との接触面積
を増加し、該接触面を横切る順電流の電流密度を小さく
する。
領域２３の相互の間隔を一定にした状態で、主電流通電
路を形成する第２半導体層２２の表面２２ａを、前記第
３半導体領域２３の露出面２３ａより突出させることに
より、第１電極膜２４と第２半導体層２２との接触面積
を増加し、該接触面を横切る順電流の電流密度を小さく
する。
これらにより、この半導体装置の逆方向の電圧−電流特
性は変化せず、順方向の電圧−電流特性は改善される。
性は変化せず、順方向の電圧−電流特性は改善される。
なお上記本発明の半導体装置において、第２半導体層の
表面と第１電極膜とがショットキー接触をする半導体装
置は望ましい実施態様である。
表面と第１電極膜とがショットキー接触をする半導体装
置は望ましい実施態様である。
（実施例）
次に本発明の実施例について図面を参照して説明する。
第１図は、本発明のピンチオフ構造を有するＳＢＤの
模式的断面図であり、第２図は該ＳＢＤの製造工程を示
す断面図である。
模式的断面図であり、第２図は該ＳＢＤの製造工程を示
す断面図である。
第２図（ａ ）に示すように、Ｎ４基板（不純物濃度８
〜９ ｘ１０２ｏａｔｏｍｓ／ｃｉ３） ２１上にＮ−
層（不純物濃度７〜９ ｘ１０’ ａｔｏｎｓ／ｃｌ
′ｌ’ ＞ ２２をエピクキシモル戒長により厚さ５μ
ｍ程度積層して半導体基板１ユを形成する。 次に酸化
工程により、５１０２膜２６を厚さ０．５〜１μ口形戒
する。
〜９ ｘ１０２ｏａｔｏｍｓ／ｃｉ３） ２１上にＮ−
層（不純物濃度７〜９ ｘ１０’ ａｔｏｎｓ／ｃｌ
′ｌ’ ＞ ２２をエピクキシモル戒長により厚さ５μ
ｍ程度積層して半導体基板１ユを形成する。 次に酸化
工程により、５１０２膜２６を厚さ０．５〜１μ口形戒
する。
次に同図（ｂ ）に示すように、光蝕刻法によりＰ４領
域２３を形成する部分の酸化膜を選択的に除去し、これ
をマスクとし更にシリコンを５０００〜１００００ Ｘ
エツチングを行ない、凹所２７を形成する。
域２３を形成する部分の酸化膜を選択的に除去し、これ
をマスクとし更にシリコンを５０００〜１００００ Ｘ
エツチングを行ない、凹所２７を形成する。
次に同図（Ｃ）に示すように、凹所２７の底にＰ４領域
形成の不純物拡散源として、ボロン（Ｂ）をイオン注入
する。 次に酸化工程により酸化膜（Ｓｉ０２）２８を
５０００Ｘ程度形成後、拡散によりＰ′″領域２３を形
成する。
形成の不純物拡散源として、ボロン（Ｂ）をイオン注入
する。 次に酸化工程により酸化膜（Ｓｉ０２）２８を
５０００Ｘ程度形成後、拡散によりＰ′″領域２３を形
成する。
次に同図（ｄ）に示すように、バリアメタルを形成する
部分の酸化膜を選択的に除去した後、Ｓｉエツチング液
にてＳｉをエツチングする。
部分の酸化膜を選択的に除去した後、Ｓｉエツチング液
にてＳｉをエツチングする。
その際、Ｐ＋領域２３のエツチング速度がＮ−層２２の
エツチング速度より速いので、この効果を利用すれば、
前記同図（ｂ ）で行なったエツチングの工程を省くこ
とが可能である。 第２図（ｄ′）は、同図（ｄ）の円
周２９で囲まれた領域の拡大図である。 Ｐ４領域２３
のエツチング深さｈ２は、Ｎ−層２２のエツチング深さ
ｈｌより大きくなるので、エツチング条件を適当に選
択すれば、Ｐ４領域２３の露出面２３ａがＮ−層２２の
表面２２ａより所望の深さだけ凹むようにすることが可
能である。
エツチング速度より速いので、この効果を利用すれば、
前記同図（ｂ ）で行なったエツチングの工程を省くこ
とが可能である。 第２図（ｄ′）は、同図（ｄ）の円
周２９で囲まれた領域の拡大図である。 Ｐ４領域２３
のエツチング深さｈ２は、Ｎ−層２２のエツチング深さ
ｈｌより大きくなるので、エツチング条件を適当に選
択すれば、Ｐ４領域２３の露出面２３ａがＮ−層２２の
表面２２ａより所望の深さだけ凹むようにすることが可
能である。
次にバリアメタル及び電極膜（バリアメタルで代用もで
きる）を蒸着し、パターニングしてアノード電極Ｍ２４
を形成し、裏面にカソード電極膜２５を形成し、ウェー
ハをチップ化し、第１図に示すペレットが完成する。
きる）を蒸着し、パターニングしてアノード電極Ｍ２４
を形成し、裏面にカソード電極膜２５を形成し、ウェー
ハをチップ化し、第１図に示すペレットが完成する。
第１図に示すＳＢＤは、Ｐ１領域２３の露出面２３ａよ
りＮ−層２２の表面２２ａが突出していることが相異す
るほかは、従来構造とほぼ等しい。
りＮ−層２２の表面２２ａが突出していることが相異す
るほかは、従来構造とほぼ等しい。
したがって逆方向の電圧（ＶＲ）−電流（ＩＲ）特性に
支配的な影響力を持つＰ１領域２３の相互間隔等は、従
来と同様であるので、逆方向の電圧−電流特性は変化し
ない。
支配的な影響力を持つＰ１領域２３の相互間隔等は、従
来と同様であるので、逆方向の電圧−電流特性は変化し
ない。
Ｐ１領域の露出面２３ａよりＮ−層の表面２２ａを突出
させると、順方向の電圧（ＶＦ ）−電流（ＩＦ ）特
性が改善されることについて、第４図を参照して説明す
る。 同図（ａ ）は、第１図に示すＳＢＤの部分断面
図、同図（ｂ ）は部分平面図である。 このＳＢＤの
順電圧■「及び順電流密度ＪＦは近似的に次式で与えら
れる。
させると、順方向の電圧（ＶＦ ）−電流（ＩＦ ）特
性が改善されることについて、第４図を参照して説明す
る。 同図（ａ ）は、第１図に示すＳＢＤの部分断面
図、同図（ｂ ）は部分平面図である。 このＳＢＤの
順電圧■「及び順電流密度ＪＦは近似的に次式で与えら
れる。
ただし
φ８＝ショットキー障壁の高さ、
ｋ＝ボルツマン定数、］゛：絶対温度。
ｑ：電子の電荷。
Ｊ ｒｓ ： Ｎ−層２２とバリアメタル２４との界面
を横切る電流の電流密度。
を横切る電流の電流密度。
Ｊ ＦＣ：単位セル（Ｌ２〉当たりに流れる電流をＬ２
で割ったもの。
で割ったもの。
ＶＦＲ：Ｎ−層２２及びＮ４基板２１の抵抗成分による
電圧降下分。
電圧降下分。
Ａ：リチャードソン定数。
し二単位セルの一辺の長さ。
２ｄ：Ｐ’領域２３の間隔。
ｈ：Ｎ−層の表面２２ａがＰ＋領域露出面従来のＳＢＤ
の順電圧■。
の順電圧■。
は
本発明のＳＢＤの順電圧■、
は
となる。
従ってｖ、Ｒ’″＝ｖＦＲ″として
ｄ＝０．５ μｒｉ 、 Ｌ＝５ μｒｌ
、 ｋ＝ｏ、５ ）ｔｎ 。
、 ｋ＝ｏ、５ ）ｔｎ 。
Ｔｍ２Ｏ３° Ｋ、ｑ ＝ １．６０２ｘｌＯ”Ｃ
，ｋ＝１．３８ｘ１０−Ｊ／に とすると、Ｖ、 ′−Ｖ、 ＝ ０．０６１Ｖとなり
、■Ｆ″＝０．４［Ｖ］程度のため５％程度の改善が見
込まれる。
，ｋ＝１．３８ｘ１０−Ｊ／に とすると、Ｖ、 ′−Ｖ、 ＝ ０．０６１Ｖとなり
、■Ｆ″＝０．４［Ｖ］程度のため５％程度の改善が見
込まれる。
従来技術では、順方向のＶＦ−ＩＦ特性を改善すると、
逆方向のｖＲ−ＩＲ特性が悪くなるという相反する関係
があったが、本発明では上記のように逆方向のＶＲＩＲ
特性を悪くせずに、順方向のＶＦ−ＩＦ特性の改善が可
能である。
逆方向のｖＲ−ＩＲ特性が悪くなるという相反する関係
があったが、本発明では上記のように逆方向のＶＲＩＲ
特性を悪くせずに、順方向のＶＦ−ＩＦ特性の改善が可
能である。
上記実施例では、Ｎ−層２２とアノード電極膜２４とが
ショットキー接触をするＳＢＤについて述べたが、これ
に限定されない。
ショットキー接触をするＳＢＤについて述べたが、これ
に限定されない。
又Ｐ”領域２３は相互間隔を十分近接して配置し、ゼロ
電圧又は微少逆電圧でその空乏層が結合し、主通電路を
遮断することも可能である。
電圧又は微少逆電圧でその空乏層が結合し、主通電路を
遮断することも可能である。
［発明の効果〕
これまで述べたように、本発明の半導体装置では、ピン
チオフ用のＰ＋領域の露出面と主電流通電路を形成する
Ｎ−層の表面とに段差を設け、電極膜と接するＮ−層の
面積を増加することにより、従来の逆方向の電圧−電流
特性を維持し、順方向の電圧−電流特性が改善されるＳ
ＢＤ等の半導体装置を提供することができた。
チオフ用のＰ＋領域の露出面と主電流通電路を形成する
Ｎ−層の表面とに段差を設け、電極膜と接するＮ−層の
面積を増加することにより、従来の逆方向の電圧−電流
特性を維持し、順方向の電圧−電流特性が改善されるＳ
ＢＤ等の半導体装置を提供することができた。
第１図は本発明の半導体装置の断面図、第２図は第１図
の半導体装置の製造工程を示す図、第３図は本発明の詳
細な説明するための部分断面図、第４図（ａ）及び（ｂ
）は本発明の半導体装置の効果を説明するためのそれ
ぞれ部分断面図及び平面図、第５図は従来の半導体装置
の部分断面図、第６図は第５図の半導体装置の空乏層の
形状を説明する断面図、第７図は第５図の半導体装置の
Ｐ＋領域の間隔を示す断面図、第８図及び第９図は第５
図の半導体装置のそれぞれ逆方向及び順方向の電圧−電
流特性図、第１０図＜ａ ＞及び（ｂ ）は従来の他の
半導体装置の部分断面図及び斜視図である。 ２１・・・−導電型第１半導体層、 ２２・・・−導電
型第２半導体層、 ２２ａ・・・第２半導体層の表面、
ｚｌ・・・半導体基板、 ２３・・・反対導電型第３半
樽体領域、 ２３ａ・・・第３半揮体領域の露出面、２
４・・・第１電極膜、 ２５・・・第２電極膜。 第 図 第 図（１） 第 図〈２〉 第 図 （ａ） 「 「 第 図 （Ｃ） ｖＲ大 第 図 第 図 ｙ 第 図
の半導体装置の製造工程を示す図、第３図は本発明の詳
細な説明するための部分断面図、第４図（ａ）及び（ｂ
）は本発明の半導体装置の効果を説明するためのそれ
ぞれ部分断面図及び平面図、第５図は従来の半導体装置
の部分断面図、第６図は第５図の半導体装置の空乏層の
形状を説明する断面図、第７図は第５図の半導体装置の
Ｐ＋領域の間隔を示す断面図、第８図及び第９図は第５
図の半導体装置のそれぞれ逆方向及び順方向の電圧−電
流特性図、第１０図＜ａ ＞及び（ｂ ）は従来の他の
半導体装置の部分断面図及び斜視図である。 ２１・・・−導電型第１半導体層、 ２２・・・−導電
型第２半導体層、 ２２ａ・・・第２半導体層の表面、
ｚｌ・・・半導体基板、 ２３・・・反対導電型第３半
樽体領域、 ２３ａ・・・第３半揮体領域の露出面、２
４・・・第１電極膜、 ２５・・・第２電極膜。 第 図 第 図（１） 第 図〈２〉 第 図 （ａ） 「 「 第 図 （Ｃ） ｖＲ大 第 図 第 図 ｙ 第 図
Claims (1)
- １一導電型第１半導体層と該層より低不純物濃度の一導
電型第２半導体層とを積層して成る半導体基板と、該基
板の一方の主面側の第２半導体層の表面に所定の間隔を
もって露出して配置されると共に該露出面が第２半導体
層の前記表面より凹んだ構造の底の部分に形成される反
対導電型第３半導体領域と、第２半導体層の前記表面及
び第３半導体領域の前記露出面に接する第１電極膜と、
前記半導体基板の他方の主面に第１半導体層に接して設
けられる第２電極膜とを、具備することを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318801A JP2829067B2 (ja) | 1989-12-11 | 1989-12-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318801A JP2829067B2 (ja) | 1989-12-11 | 1989-12-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03181172A true JPH03181172A (ja) | 1991-08-07 |
| JP2829067B2 JP2829067B2 (ja) | 1998-11-25 |
Family
ID=18103098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1318801A Expired - Lifetime JP2829067B2 (ja) | 1989-12-11 | 1989-12-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2829067B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011054651A (ja) * | 2009-08-31 | 2011-03-17 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287266A (ja) * | 1985-06-10 | 1986-12-17 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体デバイス |
-
1989
- 1989-12-11 JP JP1318801A patent/JP2829067B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287266A (ja) * | 1985-06-10 | 1986-12-17 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 半導体デバイス |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011054651A (ja) * | 2009-08-31 | 2011-03-17 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2829067B2 (ja) | 1998-11-25 |
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