JPH11121466A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11121466A JPH11121466A JP9275705A JP27570597A JPH11121466A JP H11121466 A JPH11121466 A JP H11121466A JP 9275705 A JP9275705 A JP 9275705A JP 27570597 A JP27570597 A JP 27570597A JP H11121466 A JPH11121466 A JP H11121466A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 34
- 239000010703 silicon Substances 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 abstract description 9
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 235000012431 wafers Nutrition 0.000 description 51
- 238000005530 etching Methods 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/747—Bidirectional devices, e.g. triacs
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Abstract
(57)【要約】
【課題】 厚いシリコンウェーハを用いて製造した場合
に高抵抗率層の厚さを薄くでき、素子の応答速度及びサ
ージ耐量を向上させる。第１及び第２凹部の深さが大き
い場合にも低抵抗率層の外面に露呈しかつこの低抵抗率
層にそれぞれ内包される別の不純物拡散層を容易に精度
良く作製でき、かつウェーハ１枚当りの装置数を多く製
造できる。 【解決手段】 第１導電型の高抵抗率のシリコンウェー
ハ１０の片面に第１凹部１１又は両主面に相対向する第
１及び第２凹部１１，１２をそれぞれ形成した後、凹部
１１，１２を含む主面領域からそれぞれ不純物を拡散し
て第２導電型の低抵抗率層１３を形成して半導体装置を
製造する際に、第１及び第２凹部１１，１２をシリコン
ウェーハの周辺部１０ａを除くシリコンウェーハ１０の
ほぼ全主面領域に形成する。
に高抵抗率層の厚さを薄くでき、素子の応答速度及びサ
ージ耐量を向上させる。第１及び第２凹部の深さが大き
い場合にも低抵抗率層の外面に露呈しかつこの低抵抗率
層にそれぞれ内包される別の不純物拡散層を容易に精度
良く作製でき、かつウェーハ１枚当りの装置数を多く製
造できる。 【解決手段】 第１導電型の高抵抗率のシリコンウェー
ハ１０の片面に第１凹部１１又は両主面に相対向する第
１及び第２凹部１１，１２をそれぞれ形成した後、凹部
１１，１２を含む主面領域からそれぞれ不純物を拡散し
て第２導電型の低抵抗率層１３を形成して半導体装置を
製造する際に、第１及び第２凹部１１，１２をシリコン
ウェーハの周辺部１０ａを除くシリコンウェーハ１０の
ほぼ全主面領域に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、サイリスタ、パワ
ートランジスタ等の迅速な応答速度が要求される半導体
装置を製造する方法に関する。更に詳しくは、サージ防
護用のサイリスタのような縦方向導電型の半導体装置の
製造に適する方法に関するものである。
ートランジスタ等の迅速な応答速度が要求される半導体
装置を製造する方法に関する。更に詳しくは、サージ防
護用のサイリスタのような縦方向導電型の半導体装置の
製造に適する方法に関するものである。
【０００２】
【従来の技術】技術の進歩に従って大口径化している半
導体装置用のシリコンウェーハは、機械的強度を高めて
ウェーハとしての加工を容易にし、かつ半導体装置への
加工時の取扱いを容易にするために、その厚さが大口径
化とともに厚くなっている。一方、半導体基板であるシ
リコンウェーハの一方の主面上の電極と他方の主面上の
電極との間に電流を流す縦型サージ防護素子では、出発
材料であるｎ型もしくはｐ型のシリコンウェーハ自体か
らなる高抵抗率層の厚さがサージ防護素子の性能に大き
く影響することが知られている。即ち、図４に示される
ｎ1ｐ1ｎ2ｐ2ｎ3構造のサージ防護用の半導体装置２０
では、ウェーハ自体からなるｎ2層の厚さによって、半
導体装置の応答速度及びサージ耐量が決められ、薄いほ
ど良好な特性が得られる。このため、シリコンウェーハ
の両主面の一部をエッチングにより薄くして凹部を形成
し、サージ防護性能に実質的な影響を及ぼすｎ2層の厚
さを小さくする双方向型半導体装置の製造方法が提案さ
れている（特開平６−２４４４０８）。この方法によれ
ばウェーハ自体の機械的強度の低下を防止できるととも
に、厚いシリコンウェーハを用いて製造した場合に高抵
抗率のｎ2層の厚さを薄くでき、サージ耐量を向上させ
ることができる。
導体装置用のシリコンウェーハは、機械的強度を高めて
ウェーハとしての加工を容易にし、かつ半導体装置への
加工時の取扱いを容易にするために、その厚さが大口径
化とともに厚くなっている。一方、半導体基板であるシ
リコンウェーハの一方の主面上の電極と他方の主面上の
電極との間に電流を流す縦型サージ防護素子では、出発
材料であるｎ型もしくはｐ型のシリコンウェーハ自体か
らなる高抵抗率層の厚さがサージ防護素子の性能に大き
く影響することが知られている。即ち、図４に示される
ｎ1ｐ1ｎ2ｐ2ｎ3構造のサージ防護用の半導体装置２０
では、ウェーハ自体からなるｎ2層の厚さによって、半
導体装置の応答速度及びサージ耐量が決められ、薄いほ
ど良好な特性が得られる。このため、シリコンウェーハ
の両主面の一部をエッチングにより薄くして凹部を形成
し、サージ防護性能に実質的な影響を及ぼすｎ2層の厚
さを小さくする双方向型半導体装置の製造方法が提案さ
れている（特開平６−２４４４０８）。この方法によれ
ばウェーハ自体の機械的強度の低下を防止できるととも
に、厚いシリコンウェーハを用いて製造した場合に高抵
抗率のｎ2層の厚さを薄くでき、サージ耐量を向上させ
ることができる。
【０００３】
【発明が解決しようとする課題】しかし、特開平６−２
４４４０８号公報に示される製造方法では、図５及び図
６に示すように半導体装置を形成する部位毎に、シリコ
ンウェーハ５の表面の凹部１と裏面の凹部２とを互いに
間隔をあけて多数形成するため、厚いウェーハを用いて
ｎ2層を薄くすればするほど、素子形成部である凹部１
及び２の深さｄ1，ｄ2が大きくなって、ｎ1層及びｎ3層
をフォトリソグラフィーなどの手法で精度良く作製する
ことが難しくなり、しかも素子形成部間の間隔ｔ1及び
ｔ2を小さくとることが困難な不具合があった。間隔ｔ1
及びｔ2を小さくできないことに起因して、凹部を形成
しない従来のウェーハと比較した場合、１枚のウェーハ
から製造できる半導体装置の数が減少していた。特にｎ
1層及びｎ3層が精度良く作製できない場合には、サージ
耐量を向上させることは可能であるものの、保持電流な
どのその他のサージ防護素子としての重要な他の特性に
重大な悪影響を及ぼす不具合があった。また１枚のシリ
コンウェーハから作られる複数の半導体装置の間におい
て同一の特性を得ることが困難になる問題があった。
４４４０８号公報に示される製造方法では、図５及び図
６に示すように半導体装置を形成する部位毎に、シリコ
ンウェーハ５の表面の凹部１と裏面の凹部２とを互いに
間隔をあけて多数形成するため、厚いウェーハを用いて
ｎ2層を薄くすればするほど、素子形成部である凹部１
及び２の深さｄ1，ｄ2が大きくなって、ｎ1層及びｎ3層
をフォトリソグラフィーなどの手法で精度良く作製する
ことが難しくなり、しかも素子形成部間の間隔ｔ1及び
ｔ2を小さくとることが困難な不具合があった。間隔ｔ1
及びｔ2を小さくできないことに起因して、凹部を形成
しない従来のウェーハと比較した場合、１枚のウェーハ
から製造できる半導体装置の数が減少していた。特にｎ
1層及びｎ3層が精度良く作製できない場合には、サージ
耐量を向上させることは可能であるものの、保持電流な
どのその他のサージ防護素子としての重要な他の特性に
重大な悪影響を及ぼす不具合があった。また１枚のシリ
コンウェーハから作られる複数の半導体装置の間におい
て同一の特性を得ることが困難になる問題があった。
【０００４】本発明の目的は、厚いシリコンウェーハを
用いて製造した場合に高抵抗率層の厚さを薄くでき、応
答速度及び装置をサージ防護素子とした場合にそのサー
ジ耐量を向上させることができる半導体装置を製造する
方法を提供することにある。本発明の別の目的は、凹部
の深さが大きい場合にも低抵抗率層の外面に露呈しかつ
この低抵抗率層にそれぞれ内包される別の不純物拡散層
を容易に精度良く作製でき、かつウェーハ１枚当りの装
置数を多く製造できる半導体装置の製造方法を提供する
ことにある。
用いて製造した場合に高抵抗率層の厚さを薄くでき、応
答速度及び装置をサージ防護素子とした場合にそのサー
ジ耐量を向上させることができる半導体装置を製造する
方法を提供することにある。本発明の別の目的は、凹部
の深さが大きい場合にも低抵抗率層の外面に露呈しかつ
この低抵抗率層にそれぞれ内包される別の不純物拡散層
を容易に精度良く作製でき、かつウェーハ１枚当りの装
置数を多く製造できる半導体装置の製造方法を提供する
ことにある。
【０００５】
【課題を解決するための手段】請求項１に係る発明は、
図１〜図４に示すように第１導電型の高抵抗率のシリコ
ンウェーハ１０の両主面に相対向する第１及び第２凹部
１１，１２をそれぞれ形成する工程と、第１及び第２凹
部１１，１２を含む主面領域からそれぞれ不純物を拡散
して第２導電型の低抵抗率層１３を形成する工程とを有
する半導体装置２０の製造方法において、第１及び第２
凹部１１，１２をシリコンウェーハの周辺部１０ａを除
くシリコンウェーハ１０のほぼ全主面領域に形成するこ
とを特徴とする半導体装置の製造方法である。なお、図
示しないが、シリコンウェーハ１０の片面に第１凹部１
１のみ形成することもできる。シリコンウェーハ１０の
周辺部１０ａを残して凹部１１，１２（又は凹部１１の
み）を形成するため、ウェーハの強度は保持した状態で
深さｄ1，ｄ2（又はｄ1）を大きくすることができ、こ
れによりｎ2層の厚さを薄くできる。また凹部１１，１
２（又は凹部１１）がウェーハ中央部の広い領域に形成
されるため、多数の半導体装置を作る場合にも、低抵抗
率層１３であるｐ1層及びｐ2層の外面に露呈しかつｐ1
層及びｐ2層にそれぞれ内包されるｎ1層及びｎ3層を容
易に精度良く作製できる。また凹部１１及び１２はウェ
ーハの表面及び裏面でそれぞれ１つでかつ広大であるた
め、素子非形成部１５が僅かな幅で済み、これにより特
開平６−２４４４０８号公報に示される製造方法と比べ
てウェーハ１枚当りの装置数を多く製造できる。
図１〜図４に示すように第１導電型の高抵抗率のシリコ
ンウェーハ１０の両主面に相対向する第１及び第２凹部
１１，１２をそれぞれ形成する工程と、第１及び第２凹
部１１，１２を含む主面領域からそれぞれ不純物を拡散
して第２導電型の低抵抗率層１３を形成する工程とを有
する半導体装置２０の製造方法において、第１及び第２
凹部１１，１２をシリコンウェーハの周辺部１０ａを除
くシリコンウェーハ１０のほぼ全主面領域に形成するこ
とを特徴とする半導体装置の製造方法である。なお、図
示しないが、シリコンウェーハ１０の片面に第１凹部１
１のみ形成することもできる。シリコンウェーハ１０の
周辺部１０ａを残して凹部１１，１２（又は凹部１１の
み）を形成するため、ウェーハの強度は保持した状態で
深さｄ1，ｄ2（又はｄ1）を大きくすることができ、こ
れによりｎ2層の厚さを薄くできる。また凹部１１，１
２（又は凹部１１）がウェーハ中央部の広い領域に形成
されるため、多数の半導体装置を作る場合にも、低抵抗
率層１３であるｐ1層及びｐ2層の外面に露呈しかつｐ1
層及びｐ2層にそれぞれ内包されるｎ1層及びｎ3層を容
易に精度良く作製できる。また凹部１１及び１２はウェ
ーハの表面及び裏面でそれぞれ１つでかつ広大であるた
め、素子非形成部１５が僅かな幅で済み、これにより特
開平６−２４４４０８号公報に示される製造方法と比べ
てウェーハ１枚当りの装置数を多く製造できる。
【０００６】請求項２に係る発明は、請求項１に係る発
明であって、両主面に形成される第１及び第２凹部１
１，１２の深さｄ1，ｄ2を互いに同一にする半導体装置
の製造方法である。第１凹部１１の深さｄ1と第２凹部
１２の深さｄ2を同一にすることにより、製造方法がよ
り容易となり、ｎ1，ｎ3層を精度良く形成しやすい。
明であって、両主面に形成される第１及び第２凹部１
１，１２の深さｄ1，ｄ2を互いに同一にする半導体装置
の製造方法である。第１凹部１１の深さｄ1と第２凹部
１２の深さｄ2を同一にすることにより、製造方法がよ
り容易となり、ｎ1，ｎ3層を精度良く形成しやすい。
【０００７】請求項３に係る発明は、請求項１又は２に
係る発明であって、第１導電型の高抵抗率のシリコンウ
ェーハ１０の厚さが５００μｍ以上である半導体装置の
製造方法である。
係る発明であって、第１導電型の高抵抗率のシリコンウ
ェーハ１０の厚さが５００μｍ以上である半導体装置の
製造方法である。
【０００８】
【発明の実施の形態】本発明で作られる半導体装置は、
サイリスタ、パワートランジスタ等の迅速な応答速度が
求められる縦方向導電型の半導体装置である。本発明の
高抵抗率を有するシリコンウェーハは比較的厚い、好ま
しくは厚さ５００μｍ以上のウェーハが用いられる。ウ
ェーハの厚さが５００μｍ未満では図１に示す凹部１１
及び１２をウェーハ周辺部１０ａを除くウェーハ全領域
に形成したときに、ウェーハ周辺部１０ａだけでは強度
を保持できないからである。これらの凹部１１及び１２
はシリコンウェーハの中央部分をエッチングすることに
より形成される。このエッチングにはトレンチ加工に用
いる反応性イオンエッチング、マイクロマシンで使われ
るＫＯＨを用いた異方性エッチング、フッ硝酸を用いた
等方性エッチングなどの方法が挙げられる。
サイリスタ、パワートランジスタ等の迅速な応答速度が
求められる縦方向導電型の半導体装置である。本発明の
高抵抗率を有するシリコンウェーハは比較的厚い、好ま
しくは厚さ５００μｍ以上のウェーハが用いられる。ウ
ェーハの厚さが５００μｍ未満では図１に示す凹部１１
及び１２をウェーハ周辺部１０ａを除くウェーハ全領域
に形成したときに、ウェーハ周辺部１０ａだけでは強度
を保持できないからである。これらの凹部１１及び１２
はシリコンウェーハの中央部分をエッチングすることに
より形成される。このエッチングにはトレンチ加工に用
いる反応性イオンエッチング、マイクロマシンで使われ
るＫＯＨを用いた異方性エッチング、フッ硝酸を用いた
等方性エッチングなどの方法が挙げられる。
【０００９】図１に示すように、凹部が形成されたシリ
コンウェーハ１０では、凹部１１，１２全体を図示しな
い所定のパターンの形成されたマスクで覆う。これによ
りウェーハには素子形成部１４と素子非形成部１５が決
められる。ここで、図５に示すような段差（深さｄ1，
ｄ2）がないため、後述するダイシング工程において素
子非形成部１５が欠けることがなく、しかも素子非形成
部１５は比較的狭くすることができる。マスクの上から
のウェーハの表面及び裏面に不純物拡散を行って、素子
形成部１４に図２に示す低抵抗率層１３であるｐ1層及
びｐ2層を形成する。更にｐ1層及びｐ2層にｐ1層及びｐ
2層の外面に露呈しかつｐ1層及びｐ2層にそれぞれ内包
されるｎ1層及びｎ3層を不純物拡散を行うことにより形
成する。ここで、これらのｎ1層及びｎ3層は、図５に示
すような段差（深さｄ1，ｄ2）がないため、容易に精度
良く作製することができる。図４に示すように、引続い
て表面のｎ1層とｐ1層の外面を覆うように電極１６が、
また裏面のｎ3層とｐ2層の外面を覆うように電極１７が
形成される。これらを素子形成部毎にシリコンウェーハ
をダイシングすることにより、半導体装置２０が得られ
る。
コンウェーハ１０では、凹部１１，１２全体を図示しな
い所定のパターンの形成されたマスクで覆う。これによ
りウェーハには素子形成部１４と素子非形成部１５が決
められる。ここで、図５に示すような段差（深さｄ1，
ｄ2）がないため、後述するダイシング工程において素
子非形成部１５が欠けることがなく、しかも素子非形成
部１５は比較的狭くすることができる。マスクの上から
のウェーハの表面及び裏面に不純物拡散を行って、素子
形成部１４に図２に示す低抵抗率層１３であるｐ1層及
びｐ2層を形成する。更にｐ1層及びｐ2層にｐ1層及びｐ
2層の外面に露呈しかつｐ1層及びｐ2層にそれぞれ内包
されるｎ1層及びｎ3層を不純物拡散を行うことにより形
成する。ここで、これらのｎ1層及びｎ3層は、図５に示
すような段差（深さｄ1，ｄ2）がないため、容易に精度
良く作製することができる。図４に示すように、引続い
て表面のｎ1層とｐ1層の外面を覆うように電極１６が、
また裏面のｎ3層とｐ2層の外面を覆うように電極１７が
形成される。これらを素子形成部毎にシリコンウェーハ
をダイシングすることにより、半導体装置２０が得られ
る。
【００１０】
【実施例】次に本発明の一実施例について説明する。こ
の例では半導体装置は双方向対称特性を有する縦方向導
電型のサージ防護用のサイリスタである。この双方向サ
イリスタを製造するには、厚さ６３０μｍで直径５イン
チ（１２５ｍｍ）のｎ型のシリコンウェーハを用いた。
図３に示すようにこのシリコンウェーハ１０の周辺部
（最小幅ｗ＝１０ｍｍ）を残してほぼ円形で表面が平面
になるようにウェーハ両面から等方性エッチングにより
第１凹部１１及び第２凹部１２（図１参照）を形成し
た。これらの凹部１１及び１２は、図１に示すように同
一寸法で互いに対向する位置にそれぞれｄ1＝ｄ2＝１９
０μｍの深さに形成した。このように同一平面形状で同
一深さの凹部１１，１２を相対向して形成することによ
り、ウェーハに反りが発生しなかった。
の例では半導体装置は双方向対称特性を有する縦方向導
電型のサージ防護用のサイリスタである。この双方向サ
イリスタを製造するには、厚さ６３０μｍで直径５イン
チ（１２５ｍｍ）のｎ型のシリコンウェーハを用いた。
図３に示すようにこのシリコンウェーハ１０の周辺部
（最小幅ｗ＝１０ｍｍ）を残してほぼ円形で表面が平面
になるようにウェーハ両面から等方性エッチングにより
第１凹部１１及び第２凹部１２（図１参照）を形成し
た。これらの凹部１１及び１２は、図１に示すように同
一寸法で互いに対向する位置にそれぞれｄ1＝ｄ2＝１９
０μｍの深さに形成した。このように同一平面形状で同
一深さの凹部１１，１２を相対向して形成することによ
り、ウェーハに反りが発生しなかった。
【００１１】凹部１１，１２を形成した後、凹部１１，
１２全体を図示しない所定のパターンの形成されたマス
クで覆った。マスクの開口部は図１に示す素子形成部１
４となり、それ以外は素子非形成部１５となった。この
素子非形成部１５の幅は、従来の図６に示した間隔ｔ1
及びｔ2と比較して６０％狭くすることができた。次い
でこのマスクの上からウェーハ１０の両面に不純物拡散
を行うと、図２に示すように低抵抗率層１３（ｐ1層及
びｐ2層）がウェーハ両面に形成された。これらのｐ1層
及びｐ2層をそれぞれ３０μｍの深さに形成したため、
中間に残ったｎ2層の厚さは１９０μｍとなった。更に
ｐ1層及びｐ2層にｐ1層及びｐ2層の外面に露呈しかつｐ
1層及びｐ2層にそれぞれ内包されるｎ1層及びｎ3層を形
成し、両電極１６，１７（図４）に設けて半導体装置２
０を得た。この結果、サージ耐量は凹部を形成していな
いときの構造と比較して約３倍向上し、また図６に示し
た方法で素子形成部を形成したときと比較して、半導体
装置２０の製造数は３３％増大した。また応答速度は約
１０倍向上した。
１２全体を図示しない所定のパターンの形成されたマス
クで覆った。マスクの開口部は図１に示す素子形成部１
４となり、それ以外は素子非形成部１５となった。この
素子非形成部１５の幅は、従来の図６に示した間隔ｔ1
及びｔ2と比較して６０％狭くすることができた。次い
でこのマスクの上からウェーハ１０の両面に不純物拡散
を行うと、図２に示すように低抵抗率層１３（ｐ1層及
びｐ2層）がウェーハ両面に形成された。これらのｐ1層
及びｐ2層をそれぞれ３０μｍの深さに形成したため、
中間に残ったｎ2層の厚さは１９０μｍとなった。更に
ｐ1層及びｐ2層にｐ1層及びｐ2層の外面に露呈しかつｐ
1層及びｐ2層にそれぞれ内包されるｎ1層及びｎ3層を形
成し、両電極１６，１７（図４）に設けて半導体装置２
０を得た。この結果、サージ耐量は凹部を形成していな
いときの構造と比較して約３倍向上し、また図６に示し
た方法で素子形成部を形成したときと比較して、半導体
装置２０の製造数は３３％増大した。また応答速度は約
１０倍向上した。
【００１２】
【発明の効果】以上述べたように、本発明によれば、シ
リコンウェーハの両主面にウェーハ周辺部を残して広い
領域にわたって第１及び第２凹部を形成することによ
り、厚いシリコンウェーハを用いて製造した場合に半導
体装置の高抵抗率層の厚さを薄くでき、この結果半導体
装置の応答速度及びこの装置をサージ防護素子とした場
合にそのサージ耐量を向上させることができる。また第
１及び第２凹部の深さが大きい場合にも低抵抗率層の外
面に露呈しかつこの低抵抗率層にそれぞれ内包される別
の不純物拡散層を容易に精度良く作製でき、かつウェー
ハ１枚当りの装置数を多く製造できる優れた効果を奏す
る。
リコンウェーハの両主面にウェーハ周辺部を残して広い
領域にわたって第１及び第２凹部を形成することによ
り、厚いシリコンウェーハを用いて製造した場合に半導
体装置の高抵抗率層の厚さを薄くでき、この結果半導体
装置の応答速度及びこの装置をサージ防護素子とした場
合にそのサージ耐量を向上させることができる。また第
１及び第２凹部の深さが大きい場合にも低抵抗率層の外
面に露呈しかつこの低抵抗率層にそれぞれ内包される別
の不純物拡散層を容易に精度良く作製でき、かつウェー
ハ１枚当りの装置数を多く製造できる優れた効果を奏す
る。
【図１】本発明の半導体装置を作るための凹部を形成し
たシリコンウェーハの図３のＢ−Ｂ線断面図。
たシリコンウェーハの図３のＢ−Ｂ線断面図。
【図２】低抵抗率層を形成した後の図１のＡ部を拡大し
て示す図。
て示す図。
【図３】その凹部を形成したシリコンウェーハの平面
図。
図。
【図４】本発明の半導体装置の構成図。
【図５】従来の半導体装置を作るための凹部を形成した
シリコンウェーハの要部断面図。
シリコンウェーハの要部断面図。
【図６】その凹部を形成したシリコンウェーハの平面
図。
図。
１０ シリコンウェーハ １０ａ ウェーハの周辺部 １１ 第１凹部 １２ 第２凹部 １３ 低抵抗率層（ｐ1層，ｐ2層） ２０ 半導体装置
Claims (3)
- 【請求項１】 第１導電型の高抵抗率のシリコンウェー
ハ(10)の片面に第１凹部(11)又は両主面に相対向する第
１及び第２凹部(11,12)をそれぞれ形成する工程と、前
記凹部(11,12)を含む主面領域からそれぞれ不純物を拡
散して第２導電型の低抵抗率層(13)を形成する工程とを
有する半導体装置の製造方法において、 前記凹部(11,12)を前記シリコンウェーハの周辺部(10a)
を除く前記シリコンウェーハ(10)のほぼ全主面領域に形
成することを特徴とする半導体装置の製造方法。 - 【請求項２】 両主面に形成される第１及び第２凹部(1
1,12)の深さ(d1,d2)を互いに同一にする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 第１導電型の高抵抗率のシリコンウェー
ハ(10)の厚さが５００μｍ以上である請求項１又は請求
項２記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27570597A JP3161515B2 (ja) | 1997-10-08 | 1997-10-08 | 半導体装置の製造方法 |
| TW087114840A TW396632B (en) | 1997-10-08 | 1998-09-07 | Method for fabricating semiconductor device |
| KR1019980038705A KR19990036654A (ko) | 1997-10-08 | 1998-09-18 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27570597A JP3161515B2 (ja) | 1997-10-08 | 1997-10-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121466A true JPH11121466A (ja) | 1999-04-30 |
| JP3161515B2 JP3161515B2 (ja) | 2001-04-25 |
Family
ID=17559227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27570597A Expired - Fee Related JP3161515B2 (ja) | 1997-10-08 | 1997-10-08 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3161515B2 (ja) |
| KR (1) | KR19990036654A (ja) |
| TW (1) | TW396632B (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044088A (ja) * | 1999-06-17 | 2001-02-16 | Intersil Corp | 自立型超薄型シリコンウェハの製造方法 |
| US6803294B2 (en) | 2002-05-15 | 2004-10-12 | Renesas Technology Corporation | Semiconductor wafer and manufacturing method of semiconductor device |
| US7193295B2 (en) | 2004-08-20 | 2007-03-20 | Semitool, Inc. | Process and apparatus for thinning a semiconductor workpiece |
| US7288489B2 (en) | 2004-08-20 | 2007-10-30 | Semitool, Inc. | Process for thinning a semiconductor workpiece |
| US7354649B2 (en) * | 2004-08-20 | 2008-04-08 | Semitool, Inc. | Semiconductor workpiece |
| JP2008227521A (ja) * | 2008-04-07 | 2008-09-25 | Renesas Technology Corp | 半導体ウエハおよび半導体装置の製造方法 |
| JP2009224622A (ja) * | 2008-03-17 | 2009-10-01 | Shindengen Electric Mfg Co Ltd | 半導体チップの製造方法、半導体ウエハおよび半導体チップ |
| CN102790000A (zh) * | 2004-08-20 | 2012-11-21 | 应用材料公司 | 用于减薄半导体工件的系统 |
| US8710568B2 (en) | 2007-10-24 | 2014-04-29 | Denso Corporation | Semiconductor device having a plurality of elements on one semiconductor substrate and method of manufacturing the same |
-
1997
- 1997-10-08 JP JP27570597A patent/JP3161515B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-07 TW TW087114840A patent/TW396632B/zh active
- 1998-09-18 KR KR1019980038705A patent/KR19990036654A/ko not_active Application Discontinuation
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| JP2009224622A (ja) * | 2008-03-17 | 2009-10-01 | Shindengen Electric Mfg Co Ltd | 半導体チップの製造方法、半導体ウエハおよび半導体チップ |
| JP2008227521A (ja) * | 2008-04-07 | 2008-09-25 | Renesas Technology Corp | 半導体ウエハおよび半導体装置の製造方法 |
| JP4724729B2 (ja) * | 2008-04-07 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3161515B2 (ja) | 2001-04-25 |
| TW396632B (en) | 2000-07-01 |
| KR19990036654A (ko) | 1999-05-25 |
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