JP2008227521A - 半導体ウエハおよび半導体装置の製造方法 - Google Patents
半導体ウエハおよび半導体装置の製造方法 Download PDFInfo
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Abstract
【解決手段】半導体ウエハW上に、IGBTを構成するゲート酸化膜、ゲート電極GE、ベース領域11およびエミッタ領域を形成し、ゲート電極GE上に酸化シリコン膜を形成し、さらに、この上部にエミッタ電極21aを形成し、その上部にパッシベーション膜27を形成した後、半導体ウエハWの裏面の内部領域INを研磨し、その外周部に突起部33を形成した後、半導体ウエハWの裏面から不純物を注入することによりコレクタ領域35を形成し、さらに、コレクタ電極37を形成した後、内部領域INよりも小さいステージSt上に半導体ウエハWを搭載し、スクライブ領域に沿ってダイシングする。このように、突起部33によってウエハの強度が保持され、さらに、上記のようにダイシングすることによりウエハの割れ等を低減できる。
【選択図】図17
Description
以下、本発明の実施の形態1を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
コレクタ領域35を形成し、また、この領域の表面にコレクタ電極37を形成したので、IGBTの特性を向上させることができる。
実施の形態1においては、ウエハ状態で半導体ウエハW表面に堆積される膜の最上層の膜であるパッシベーション膜27を形成した後に、半導体ウエハWの裏面研磨を行ったが、以下に示す工程後に、裏面研磨を行ってもよい。
実施の形態3においては、パッシベーション膜27の形成前に、半導体ウエハWの裏面研磨を行った。この場合、この裏面研磨の後の種々のタイミングで、コレクタ領域35やコレクタ電極37を形成することができる。
実施の形態1においては、半導体ウエハWの主表面に形成される素子としてIGBTを例に説明したが、例えば、論理回路を構成する相補型MISFET(etal Insulator Semiconductor Field Effect Transistor)等の素子を形成してもよい。
実施の形態1や実施の形態4において詳細に説明したIGBTやMISFET等の半導体素子を、半導体ウエハWの表面に形成された凹部(窪み)の底面に形成してもよい。
前記実施の形態の半導体装置の製造方法において、半導体ウエハW表面のスクライブ領域SAに、図37に示すように、あらかじめ溝(凹部)201を形成してもよい。
実施の形態1等においては、半導体ウエハWの表面や裏面を窪ませることにより、その外周部OUTに突起を設けたが、半導体ウエハWの外周部OUTにリング状の部材を貼り付けることにより突起部33を形成してもよい。
3 p型ウエル
5 フィールド酸化膜
7 熱酸化膜
9 多結晶シリコン膜
11 ベース領域
13 エミッタ領域
17 酸化シリコン膜
21 アルミニウム膜
21a エミッタ電極
23 ガードリング
25 フィールドプレート
27 パッシベーション膜
31 窪み(凹部)
33 突起部
35 コレクタ領域
37 コレクタ電極
41 ダイシングブレード
43 切り溝
45 リング
47 針
49 コレット
51 金線
53 樹脂
61 コレクタベース基板
63 ゲート端子
65 コレクタ端子
67 エミッタ端子
69 制御端子
71 ゲートパッド
73 エミッタパッド
75 ゲートワイヤ
77 エミッタワイヤ
79 制御ワイヤ
81a アルミニウム膜
81b アルミニウム膜
103 素子分離
105 n型ウエル
107 p型ウエル
109 熱酸化膜
111 多結晶シリコン膜
112 窒化シリコン膜
113 n−型半導体領域
115 p−型半導体領域
117 n+型半導体領域
119 p+型半導体領域
121 酸化シリコン膜
123 パッシベーション膜
201 溝
231 凹部
233 突起部
301 リング状の部材
301a 多結晶シリコン膜
301b 酸化シリコン膜
401 処理室
C1 コンタクトホール
CA チップ領域(チップ)
CC 制御チップ
DP ダイパッド
GE ゲート電極
GO ゲート酸化膜
IN 半導体ウエハの内部領域
M1 第1層配線
OF オリフラ
OUT 半導体ウエハの外周部
P パッド
P1 プラグ
Qn nチャネル型MISFET
Qp pチャネル型MISFET
RF リードフレーム
Re リード
SA スクライブ領域
SW サイドウォール膜
St ステージ
T テープ
W 半導体ウエハ
d1 ステージStの直径
d2 複数のチップ領域CAを囲む最小の円の直径
d3 半導体ウエハの口径(直径)
d4 半導体ウエハの内部領域の径
d5 リング状の部材の内径
d6 半導体ウエハの外周部の両端の幅
Claims (5)
- (a)スクライブ領域によって区画された複数のチップ領域を有する半導体ウエハを準備する工程と、
(b)前記半導体ウエハ裏面の外周部に、その内径(d5)が前記複数のチップ領域を囲む最小の円の径(d2)より大きいリング状の部材を接着する工程と、
(c)前記半導体ウエハを、その表面が前記リング状の部材の前記内径(d5)より小さい支持台に搭載し、前記半導体ウエハの裏面を前記支持台により支持する工程と、
(d)前記(c)工程の後、前記半導体ウエハの前記スクライブ領域を切断する工程と、
を有することを特徴とする半導体装置の製造方法。 - (a)スクライブ領域によって区画された複数のチップ領域を有し、その裏面の内部領域がその外周部より窪み、前記内部領域の径(d4)は、前記複数のチップ領域を囲む最小の円の径(d2)より大きい半導体ウエハであって、
(b)前記チップ領域には、半導体素子が形成され、
(c)前記半導体ウエハの表面の前記スクライブ領域上には、溝が形成されていること、
を特徴とする半導体ウエハ。 - 前記(b)の複数のチップ領域に形成された前記半導体素子は、
(b1)前記チップ領域上に形成された第1絶縁膜と、
(b2)前記第1絶縁膜上に形成されたゲート電極と、
(b3)前記ゲート電極の両側のチップ領域に形成された第1導電型の第1半導体領域と、
(b4)前記第1半導体領域中に形成された、前記第1導電型と逆導電型である第2導電型の第2半導体領域と、
(b5)前記ゲート電極上に形成され、前記第2半導体領域上に開口部を有する第2絶縁膜と、
(b6)前記第2半導体領域上を含む前記第2絶縁膜上に形成された第1導電性膜と、
(b7)前記第1導電性膜の上部に形成され、前記第1導電性膜を覆う最上層の絶縁膜である保護膜と、
(b8)前記半導体ウエハの裏面に形成された前記第1導電型の第3半導体領域と、
(b9)前記半導体ウエハの裏面上に形成された第2導電性膜と、
を有することを特徴とする請求項2記載の半導体ウエハ。 - 前記半導体ウエハの表面であって、前記複数のチップ領域を含む領域は、前記半導体ウエハの表面の外周部より低く形成され、前記外周部の高さは、前記半導体素子の上部を覆う最上層の絶縁膜である保護膜より高いことを特徴とする請求項2記載の半導体ウエハ。
- (a)スクライブ領域によって区画された複数のチップ領域を有する半導体ウエハであって、
(b)前記半導体ウエハの裏面の外周部には、その内径(d5)が前記複数のチップ領域を囲む最小の円の径(d2)より大きいリング状の部材が接着され、
(c)前記チップ領域には、半導体素子が形成され、
(d)前記半導体ウエハの表面の前記スクライブ領域上には、溝が形成されていること、
を特徴とする半導体ウエハ。
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WO2022244794A1 (ja) * | 2021-05-21 | 2022-11-24 | ローム株式会社 | 半導体ウエハの加工方法 |
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