JPS63281468A - 縦型ｄｍｏｓ−ｆｅｔ - Google Patents
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- JPS63281468A JPS63281468A JP62115943A JP11594387A JPS63281468A JP S63281468 A JPS63281468 A JP S63281468A JP 62115943 A JP62115943 A JP 62115943A JP 11594387 A JP11594387 A JP 11594387A JP S63281468 A JPS63281468 A JP S63281468A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7812—Vertical DMOS transistors, i.e. VDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-VDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は誘電体分離された縦型ＤＭＯＳ−ＦＥＴ（Ｄ
ｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳ−ＦＥＴ ）に
関するものである。
ｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳ−ＦＥＴ ）に
関するものである。
第４図は従来の縦型ＤＭＯＳ−ＦＥＴの構造を示し、ポ
リシリコン層ｌを支持基板としてこれにＮ一層３とＮ＋
層４から成るＮ島をＳｉｎ、膜２により誘電体分離して
形成して誘電体分離基板を形成する。
リシリコン層ｌを支持基板としてこれにＮ一層３とＮ＋
層４から成るＮ島をＳｉｎ、膜２により誘電体分離して
形成して誘電体分離基板を形成する。
そして、この誘電体分離基板に通常のＭＯ８工程により
ゲート酸化膜５およびポリシリコンｆ−）膜６を形成し
、またポリシリコンゲート膜６とセルフアンインでＰ一
層（第１の拡散層）７とその内部のＮ＋層（第２の拡散
層）８を形成し、さらにＰ−層７内にコンタクト取出し
用のＰ＋十層を形成する。
ゲート酸化膜５およびポリシリコンｆ−）膜６を形成し
、またポリシリコンゲート膜６とセルフアンインでＰ一
層（第１の拡散層）７とその内部のＮ＋層（第２の拡散
層）８を形成し、さらにＰ−層７内にコンタクト取出し
用のＰ＋十層を形成する。
又、ソース電極１０をＮ＋十層とＰ＋十層が同電位にな
るように形成し、またドレイン電極１１が取り出せるよ
うにＰＳＧ膜１２およびコンタクトホールを形成する。
るように形成し、またドレイン電極１１が取り出せるよ
うにＰＳＧ膜１２およびコンタクトホールを形成する。
上記構成の縦型ＤＭＯＳ−ＦＥＴにおいて、電流はドレ
イン電極１１からＮ＋十層を流れ、さらにＮ一層３を流
れてＰ″″層７間を通り、ポリシリコンゲート膜６直下
の反転層を通ってＮ十層８に流れ、最終的にソース電極
１０に流れ込む。
イン電極１１からＮ＋十層を流れ、さらにＮ一層３を流
れてＰ″″層７間を通り、ポリシリコンゲート膜６直下
の反転層を通ってＮ十層８に流れ、最終的にソース電極
１０に流れ込む。
上記した従来の縦型ＤＭＯＳ−ＦＥＴにおいては、素子
の耐圧は電界の緩和により得られる。即ち、素子周辺部
の表面の電界はフィールドグレート、ガードリング等を
用いて緩和し、バルク方向はＮ＋十層に空乏層１３がぶ
つかってそこで電界が集中しないようにＮ島厚を選択す
ることにより緩和し、素子中央部の表面の電界はＰ″″
″層７接するＰ一層７からの空乏層１３とぶつかること
によシ緩和する。
の耐圧は電界の緩和により得られる。即ち、素子周辺部
の表面の電界はフィールドグレート、ガードリング等を
用いて緩和し、バルク方向はＮ＋十層に空乏層１３がぶ
つかってそこで電界が集中しないようにＮ島厚を選択す
ることにより緩和し、素子中央部の表面の電界はＰ″″
″層７接するＰ一層７からの空乏層１３とぶつかること
によシ緩和する。
しかしながら、上記した従来の縦型ＤＭＯＳ−ＦＥＴに
おいては、耐圧に寄与する空乏層１３がＰ一層７を中心
にしてＮ＋十層との間に形成されるため、ＭＰ一層７間
のＮ島底部のＡ部分に空乏層１３が形成されず、この部
分に電流が流れることによシ素子のオン抵抗が増大する
という問題点があった。第２図はこの発明による縦型Ｄ
ＭＯＳ−ＦＥＴの平面的説明図であるが、特にこの第２
図のようにＰ一層７を正方格子状に形成した／母ターン
においては４つのＰ一層７に囲まれた斜線部Ｂが上記抵
抗増大の影響が大きいという問題点があった。
おいては、耐圧に寄与する空乏層１３がＰ一層７を中心
にしてＮ＋十層との間に形成されるため、ＭＰ一層７間
のＮ島底部のＡ部分に空乏層１３が形成されず、この部
分に電流が流れることによシ素子のオン抵抗が増大する
という問題点があった。第２図はこの発明による縦型Ｄ
ＭＯＳ−ＦＥＴの平面的説明図であるが、特にこの第２
図のようにＰ一層７を正方格子状に形成した／母ターン
においては４つのＰ一層７に囲まれた斜線部Ｂが上記抵
抗増大の影響が大きいという問題点があった。
この発明は上記した問題点を除去するために成されたも
のであシ、素子のイオン抵抗を減少させることができる
縦型ＤＭＯＳ−ＦＥＴを得ることを目的とする。
のであシ、素子のイオン抵抗を減少させることができる
縦型ＤＭＯＳ−ＦＥＴを得ることを目的とする。
この発明゛は縦型ＤＭＯＳ−ＦＥＴにおいて、誘電体分
離基板の分離島の４つの第１の拡散層に囲まれた部分の
底部に四角錐状の溝を設けたものである。
離基板の分離島の４つの第１の拡散層に囲まれた部分の
底部に四角錐状の溝を設けたものである。
この発明においては、分離島の各第１拡散層に囲まれた
部分の底部に四角錐状の溝が設けられており、この部分
に電流が流れなくなり、該電流に対する抵抗分だけ素子
のオン抵抗が減少する。
部分の底部に四角錐状の溝が設けられており、この部分
に電流が流れなくなり、該電流に対する抵抗分だけ素子
のオン抵抗が減少する。
以下、この発明の実施例を図面とともに説明する。第１
図および第２図はそれぞれこの実施例による縦型ＤＭＯ
Ｓ−ＦＥＴの縦断面図および平面的説明図であり、ポリ
シリコン層ｌを支持基板としてその上部ｇＮ一層３とＮ
十層４からなるＮ島を５ｉｆｔ膜２により誘電体分離し
て形成し、表面が（１００）である誘電体分離基板を形
成する。又、この誘電体分離基板の形成に際して、Ｎ島
の中央部の底部に四角錐状の溝１４を形成する。溝１４
は（１１０）方向とθ＝４５１の角度を持つ底面を有し
、かつ四角錐面は（１００）基板に対してθ＝４５゜の
角度の（１１０）面を持つ。又、溝１４はＳｉｎ、膜２
を介してポリシリコン層１により充填される。
図および第２図はそれぞれこの実施例による縦型ＤＭＯ
Ｓ−ＦＥＴの縦断面図および平面的説明図であり、ポリ
シリコン層ｌを支持基板としてその上部ｇＮ一層３とＮ
十層４からなるＮ島を５ｉｆｔ膜２により誘電体分離し
て形成し、表面が（１００）である誘電体分離基板を形
成する。又、この誘電体分離基板の形成に際して、Ｎ島
の中央部の底部に四角錐状の溝１４を形成する。溝１４
は（１１０）方向とθ＝４５１の角度を持つ底面を有し
、かつ四角錐面は（１００）基板に対してθ＝４５゜の
角度の（１１０）面を持つ。又、溝１４はＳｉｎ、膜２
を介してポリシリコン層１により充填される。
又、誘電体分離基板には通常のＭＯ８工程によりゲート
酸化膜５及びポリシリコンゲート膜６を形成し、さらに
Ｎ島の表面側には、ｄ ＩＪシリコンゲート膜６とセル
ファラインで正方格子状に配置された四つのＰ一層（第
１の拡散層）７とその内部のＮ中層（第２の拡散層）８
を形成する。又、Ｐ一層７内にコンタクト取出し用のＰ
十層９を形成する。このＰ＋十層の拡散層の深さはＰ一
層７の拡輪よシ深くてもかまわない。又、ソース電極１
０ｔ−Ｎ＋十層とＰ十層９が同電位になるように形成し
、ドレイン電極１１の形成のためにＰＳＧ膜１２及びコ
ンタクトホールを設ける。従って、溝１４はＮ島におけ
る中央部の底部、即ち正方格子状に配置された四つのＰ
一層７に囲まれた部分でポリシリコンゲート膜６の直下
にその範囲内で設けられている。
酸化膜５及びポリシリコンゲート膜６を形成し、さらに
Ｎ島の表面側には、ｄ ＩＪシリコンゲート膜６とセル
ファラインで正方格子状に配置された四つのＰ一層（第
１の拡散層）７とその内部のＮ中層（第２の拡散層）８
を形成する。又、Ｐ一層７内にコンタクト取出し用のＰ
十層９を形成する。このＰ＋十層の拡散層の深さはＰ一
層７の拡輪よシ深くてもかまわない。又、ソース電極１
０ｔ−Ｎ＋十層とＰ十層９が同電位になるように形成し
、ドレイン電極１１の形成のためにＰＳＧ膜１２及びコ
ンタクトホールを設ける。従って、溝１４はＮ島におけ
る中央部の底部、即ち正方格子状に配置された四つのＰ
一層７に囲まれた部分でポリシリコンゲート膜６の直下
にその範囲内で設けられている。
次に、上記構成の縦型ＤＭＯＳ−ＦＥＴの製造方法を第
３図によって説明する。まず、第３図（ａ）に示すよう
に、（１００）Ｎ″′基板（Ｎ一層）３にｓｔｏｗ膜１
５全１５した後、通常のホトエツチング工程によってＳ
ｉｎ、膜１５を選択的にエツチング除去し、素子分離領
域１６および四角錐溝領域１７を形成する。このとき、
素子分離領域１６の・膏ターンは（１１０）方向と平行
か垂直な・臂ターンを用いるが、四角錐溝領域１７のパ
ターンは（１１０）方向に対してθ中４５°の角度を持
つ。
３図によって説明する。まず、第３図（ａ）に示すよう
に、（１００）Ｎ″′基板（Ｎ一層）３にｓｔｏｗ膜１
５全１５した後、通常のホトエツチング工程によってＳ
ｉｎ、膜１５を選択的にエツチング除去し、素子分離領
域１６および四角錐溝領域１７を形成する。このとき、
素子分離領域１６の・膏ターンは（１１０）方向と平行
か垂直な・臂ターンを用いるが、四角錐溝領域１７のパ
ターンは（１１０）方向に対してθ中４５°の角度を持
つ。
次に、第３図（ｂ）に示すように、ＫＯＨ系のエツチン
グ液を用いて異方性エツチングを行い、全面にＮ中層４
を形成する。このとき形成された四角錐溝１４の四角錐
面は（ｉｏｏ）基板３に対しθ中４５６の角度をもち、
素子分離領域１６はθ中５５″の角度を持つ。
グ液を用いて異方性エツチングを行い、全面にＮ中層４
を形成する。このとき形成された四角錐溝１４の四角錐
面は（ｉｏｏ）基板３に対しθ中４５６の角度をもち、
素子分離領域１６はθ中５５″の角度を持つ。
次に、第３図（Ｃ）に示すように、ＳＩＯ！膜１５全１
５に除去した後全面にＳｉｎ！膜２を形成し、Ｓｉｎ。
５に除去した後全面にＳｉｎ！膜２を形成し、Ｓｉｎ。
膜２上にポリシリコン層１を形成する。次に、通常の研
摩工程によりＮ−基板３等を研摩し、誘電体分離基板を
形成する。
摩工程によりＮ−基板３等を研摩し、誘電体分離基板を
形成する。
次に、第３図（ｄ）に示すように１通常のＤＭＯＳ工程
により他の部分を形成し、縦型ＤＭＯＳ−ＦＥＴを得る
。
により他の部分を形成し、縦型ＤＭＯＳ−ＦＥＴを得る
。
以上のようにこの発明によれば、誘電体分離基板の分離
島における四つの第１拡散層に囲まれた部分の底部に四
角錐状の溝を設けており、この部分が存在した場合には
耐圧に寄与する空乏層が形成されず、電流が流れること
によルオン抵抗が増大するだけであり、この部分を除去
したことにより素子のオン抵抗を減少させることができ
る。
島における四つの第１拡散層に囲まれた部分の底部に四
角錐状の溝を設けており、この部分が存在した場合には
耐圧に寄与する空乏層が形成されず、電流が流れること
によルオン抵抗が増大するだけであり、この部分を除去
したことにより素子のオン抵抗を減少させることができ
る。
第１図および第２図はそれぞれこの発明による縦型ＤＭ
ＯＳ−ＦＥＴの縦断面図および平面的説明図、第３図は
この発明による縦型ＤＭＯＳ−ＦＥＴの工程説明図、第
４図は従来の縦型ＤＭＯＳ−ＦＥＴの縦断面図である。 ｌ・・・ポリシリコン層、２・・・Ｓｉ０ｇ膜、３・・
・Ｎ″″層、４・・・Ｎ中層、６・・・ポリシリコンｆ
−）膜、７・・・Ｐ一層。
ＯＳ−ＦＥＴの縦断面図および平面的説明図、第３図は
この発明による縦型ＤＭＯＳ−ＦＥＴの工程説明図、第
４図は従来の縦型ＤＭＯＳ−ＦＥＴの縦断面図である。 ｌ・・・ポリシリコン層、２・・・Ｓｉ０ｇ膜、３・・
・Ｎ″″層、４・・・Ｎ中層、６・・・ポリシリコンｆ
−）膜、７・・・Ｐ一層。
Claims (2)
- （１）支持基板上に絶縁膜を介して分離島を形成した誘
電体分離基板と、 分離島表面側に正方格子状に形成した分離島と逆導電型
の第１の拡散層と、 第１の拡散層に形成された分離島と同導電型の第２の拡
散層と、 分離島と接続されたドレイン電極と、 第１の拡散層間に跨つて設けられたゲート電極と、 各拡散層を同電位に接続するソース電極を備えた縦型Ｄ
ＭＯＳ−ＦＥＴにおいて、 分離島の各第１の拡散層に囲まれた部分の底部に四角錐
状の溝を設けたことを特徴とする縦型ＤＭＯＳ−ＦＥＴ
。 - （２）上記誘電体分離基板の表面が（１００）の場合、
上記溝の四角錐底面が（１１０）方向と４５°の角度を
持ち、 四角錐面が（１００）面と４５°の角度を持つ（１１０
）面である ことを特徴とする特許請求の範囲第１項記載の縦型ＤＭ
ＯＳ−ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115943A JPS63281468A (ja) | 1987-05-14 | 1987-05-14 | 縦型ｄｍｏｓ−ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115943A JPS63281468A (ja) | 1987-05-14 | 1987-05-14 | 縦型ｄｍｏｓ−ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63281468A true JPS63281468A (ja) | 1988-11-17 |
Family
ID=14675013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62115943A Pending JPS63281468A (ja) | 1987-05-14 | 1987-05-14 | 縦型ｄｍｏｓ−ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63281468A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0657940A3 (en) * | 1993-12-08 | 1995-12-06 | At & T Corp | Dielectrically isolated semiconductor devices with improved characteristics. |
| US6765247B2 (en) * | 2001-10-12 | 2004-07-20 | Intersil Americas, Inc. | Integrated circuit with a MOS structure having reduced parasitic bipolar transistor action |
-
1987
- 1987-05-14 JP JP62115943A patent/JPS63281468A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0657940A3 (en) * | 1993-12-08 | 1995-12-06 | At & T Corp | Dielectrically isolated semiconductor devices with improved characteristics. |
| US5557125A (en) * | 1993-12-08 | 1996-09-17 | Lucent Technologies Inc. | Dielectrically isolated semiconductor devices having improved characteristics |
| US6765247B2 (en) * | 2001-10-12 | 2004-07-20 | Intersil Americas, Inc. | Integrated circuit with a MOS structure having reduced parasitic bipolar transistor action |
| US6902967B2 (en) | 2001-10-12 | 2005-06-07 | Intersil Americas Inc. | Integrated circuit with a MOS structure having reduced parasitic bipolar transistor action |
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