JP2871232B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、縦形ＭＯＳ−ＦＥＴ
構造の半導体装置に関する。
構造の半導体装置に関する。
【０００２】
【発明の背景】従来の縦形ＭＯＳ−ＦＥＴ構造の半導体
装置としては、例えば図11、12に示すようなものがあ
り、平面図を図11に、図11のＡ−Ａ線での断面図を図12
に示す。なお見易さのため図11には層間絶縁膜およびソ
ース電極は図示しない。
装置としては、例えば図11、12に示すようなものがあ
り、平面図を図11に、図11のＡ−Ａ線での断面図を図12
に示す。なお見易さのため図11には層間絶縁膜およびソ
ース電極は図示しない。
【０００３】この半導体装置は、そのゲート電極の形状
からＵＭＯＳと呼ばれているものである。ドレイン領域
となるＮ+型基板７上にＮ型エピタキシャル層６が形成
され、その表面にＰ型およびＮ型の不純物拡散によりＰ
型チャネル領域５およびＮ+型ソース領域４が形成され
ている。またＮ型エピタキシャル層６の一部が除去され
てゲート電極１がゲート酸化膜２を介して井げた状に埋
め込まれている。５は層間絶縁膜、40はソース電極であ
り、コンタクトホール３およびチャネルコンタクト領域
８を介してソース領域４およびチャネル領域５に接続さ
れている。またＮ+型基板７の裏面にはドレイン電極100
が形成されている。
からＵＭＯＳと呼ばれているものである。ドレイン領域
となるＮ+型基板７上にＮ型エピタキシャル層６が形成
され、その表面にＰ型およびＮ型の不純物拡散によりＰ
型チャネル領域５およびＮ+型ソース領域４が形成され
ている。またＮ型エピタキシャル層６の一部が除去され
てゲート電極１がゲート酸化膜２を介して井げた状に埋
め込まれている。５は層間絶縁膜、40はソース電極であ
り、コンタクトホール３およびチャネルコンタクト領域
８を介してソース領域４およびチャネル領域５に接続さ
れている。またＮ+型基板７の裏面にはドレイン電極100
が形成されている。
【０００４】上記構成の縦型ＭＯＳ−ＦＥＴは、ドレイ
ン電極100に正のドレイン電圧を加え、ゲート電極１に
しきい値を越えたゲート電圧を与えると、チャネル領域
５に縦方向にチャネルが誘起されてドレイン領域（Ｎ+
型基板７、Ｎ型エピタキシャル層６）とソース領域４と
が導通してオン状態になる。このとき発熱を小さく抑え
るためにはオン抵抗を小さくする必要があり、そのため
にはソース領域４の密度、すなわちセル密度を上げれば
よく、これは設計ルールにより決定されている。これを
図11の平面図で説明すると最小ルールをチャネルコンタ
クト領域８の寸法とし、それよりやや大きく（マスクの
合わせ精度等、プロセスの誤差により決まる値）コンタ
クトホール３を形成することによって最大密度でソース
領域４を集積することになる。
ン電極100に正のドレイン電圧を加え、ゲート電極１に
しきい値を越えたゲート電圧を与えると、チャネル領域
５に縦方向にチャネルが誘起されてドレイン領域（Ｎ+
型基板７、Ｎ型エピタキシャル層６）とソース領域４と
が導通してオン状態になる。このとき発熱を小さく抑え
るためにはオン抵抗を小さくする必要があり、そのため
にはソース領域４の密度、すなわちセル密度を上げれば
よく、これは設計ルールにより決定されている。これを
図11の平面図で説明すると最小ルールをチャネルコンタ
クト領域８の寸法とし、それよりやや大きく（マスクの
合わせ精度等、プロセスの誤差により決まる値）コンタ
クトホール３を形成することによって最大密度でソース
領域４を集積することになる。
【０００５】そこで本願発明者らは図11、12に示す従来
の縦型ＭＯＳ−ＦＥＴに比べセル密度の高い半導体装置
に関する出願を特願平３−７５３９３号（本願出願時に
おいて未公開）で行なっており、以下にその詳細を図13
〜20を用いて説明する。
の縦型ＭＯＳ−ＦＥＴに比べセル密度の高い半導体装置
に関する出願を特願平３−７５３９３号（本願出願時に
おいて未公開）で行なっており、以下にその詳細を図13
〜20を用いて説明する。
【０００６】平面図を図13に、図13のＢ−Ｂ線での断面
図を図14に示す。なお見易さのために図13には層間絶縁
膜およびソース電極は図示しない。
図を図14に示す。なお見易さのために図13には層間絶縁
膜およびソース電極は図示しない。
【０００７】Ｎ+型基板７上のＮ型エピタキシャル層６
にＰ型不純物およびＮ型不純物の拡散によりＰ型チャネ
ル領域15およびＮ+型ソース領域14が形成されている。
またＮ型エピタキシャル層６の一部が除去され、ゲート
電極11がゲート絶縁膜としてのゲート酸化膜２を介して
井げた状に埋め込まれている。チャネル領域15はゲート
電極11間の最も狭まった部分に十分に薄層化（０．０１
μｍ〜１μｍ程度）されて形成されている。またソース
領域14はチャネル領域15から上方に広がるように形成さ
れている。このように、チャネル領域15が十分に薄層化
されているため、チャネル領域15の電位はソース領域1
4、ゲート領域11、ドレイン領域（Ｎ+型基板７、Ｎ型エ
ピタキシャル層６）に印加される電圧によって決まるた
め、基板表面にチャネル電位固定用のチャネルコンタク
ト領域を設ける必要がなく、従ってコンタクトホール３
はソース領域14のみに接続されている。コンタクトホー
ル３は図11、12に示す半導体装置と同じ設計ルールを用
いた場合、チャネルコンタクト領域がない分だけ小さく
形成されているが、チャネル領域15の幅はコンタクトホ
ール３の幅よりもさらに狭幅に形成されている。
にＰ型不純物およびＮ型不純物の拡散によりＰ型チャネ
ル領域15およびＮ+型ソース領域14が形成されている。
またＮ型エピタキシャル層６の一部が除去され、ゲート
電極11がゲート絶縁膜としてのゲート酸化膜２を介して
井げた状に埋め込まれている。チャネル領域15はゲート
電極11間の最も狭まった部分に十分に薄層化（０．０１
μｍ〜１μｍ程度）されて形成されている。またソース
領域14はチャネル領域15から上方に広がるように形成さ
れている。このように、チャネル領域15が十分に薄層化
されているため、チャネル領域15の電位はソース領域1
4、ゲート領域11、ドレイン領域（Ｎ+型基板７、Ｎ型エ
ピタキシャル層６）に印加される電圧によって決まるた
め、基板表面にチャネル電位固定用のチャネルコンタク
ト領域を設ける必要がなく、従ってコンタクトホール３
はソース領域14のみに接続されている。コンタクトホー
ル３は図11、12に示す半導体装置と同じ設計ルールを用
いた場合、チャネルコンタクト領域がない分だけ小さく
形成されているが、チャネル領域15の幅はコンタクトホ
ール３の幅よりもさらに狭幅に形成されている。
【０００８】次いで図15〜20によって図13および図14に
示す半導体装置の製造方法を説明する。
示す半導体装置の製造方法を説明する。
【０００９】多量のＮ型不純物がドープされたＮ+型基
板７上にＮ型エピタキシャル層６が形成されたエピタキ
シャルシリコン基板に表面からＰ型不純物および多量の
Ｎ型不純物をドープし、チャネル領域15となるＰ型層、
およびソース領域14となるＮ+型層を形成する。（図1
5） 基板表面に熱酸化等の方法により酸化膜を形成し、ソー
スコンタクト領域となる部分以外をフォトエッチングに
より除去し、次工程のマスクとなるマスク酸化膜16を形
成する。（図16） マスク酸化膜16をマスクにプラズマ・エッチング法等に
よりエピタキシャルシリコン基板をＮ型エピタキシャル
層６の途中までエッチングし、トレンチ32を形成する。
その後、トレンチ32の底面に例えば酸素イオン注入法に
よりマスク絶縁膜19を形成する。マスク絶縁膜19は、次
工程におけるエッチングにより、ゲート電極底部が尖鋭
になり電界集中によるゲート耐圧劣化を防ぐためのもの
である。しかし、半導体装置の使用条件によっては、マ
スク絶縁膜19を省くことができる。（図17） 次にアルカリ系エッチング液を用いてシリコンの異方性
エッチングを行うことにより、ゲート形成孔27を形成す
る。この結果、薄層（0.01μｍ〜１μｍ程度）のチャネ
ル領域15が形成され、またソース領域14の形が整えられ
る。（図18） 次いで例えば熱酸化法により、異方性エッチングが行わ
れたソース領域14、チャネル領域15、Ｎ型エピタキシャ
ル層６の表面にゲート酸化膜２を形成する。この後、減
圧ＣＶＤ法等により、多結晶シリコンをゲート形成孔27
に埋め込み、エッチバック技術を併用することにより、
ゲート電極21を形成する。（図19） そしてゲート電極21の表面を酸化した後、例えばＰＳＧ
等の層間絶縁膜５をＣＶＤ法で形成し、その後、ソース
コンタクト領域をフォトエッチングして、コンタクトホ
ール３を形成する。最後に層間絶縁膜５、ソース電極40
を形成して図12の断面図に示す半導体装置が完成する。
なおこの後、最終保護膜の形成工程が入るが、図示を省
略する。（図20） 上記の半導体装置は、チャネル領域15が薄層化され、そ
のチャネル領域が両側からゲート電極11で挟み込まれて
いる。このため、基板表面からチャネル電位をとること
なく、ソース領域、ゲート領域、ドレイン領域に印加さ
れる電圧で装置の動作条件が決定され、また寄生効果の
抑制も可能となる。
板７上にＮ型エピタキシャル層６が形成されたエピタキ
シャルシリコン基板に表面からＰ型不純物および多量の
Ｎ型不純物をドープし、チャネル領域15となるＰ型層、
およびソース領域14となるＮ+型層を形成する。（図1
5） 基板表面に熱酸化等の方法により酸化膜を形成し、ソー
スコンタクト領域となる部分以外をフォトエッチングに
より除去し、次工程のマスクとなるマスク酸化膜16を形
成する。（図16） マスク酸化膜16をマスクにプラズマ・エッチング法等に
よりエピタキシャルシリコン基板をＮ型エピタキシャル
層６の途中までエッチングし、トレンチ32を形成する。
その後、トレンチ32の底面に例えば酸素イオン注入法に
よりマスク絶縁膜19を形成する。マスク絶縁膜19は、次
工程におけるエッチングにより、ゲート電極底部が尖鋭
になり電界集中によるゲート耐圧劣化を防ぐためのもの
である。しかし、半導体装置の使用条件によっては、マ
スク絶縁膜19を省くことができる。（図17） 次にアルカリ系エッチング液を用いてシリコンの異方性
エッチングを行うことにより、ゲート形成孔27を形成す
る。この結果、薄層（0.01μｍ〜１μｍ程度）のチャネ
ル領域15が形成され、またソース領域14の形が整えられ
る。（図18） 次いで例えば熱酸化法により、異方性エッチングが行わ
れたソース領域14、チャネル領域15、Ｎ型エピタキシャ
ル層６の表面にゲート酸化膜２を形成する。この後、減
圧ＣＶＤ法等により、多結晶シリコンをゲート形成孔27
に埋め込み、エッチバック技術を併用することにより、
ゲート電極21を形成する。（図19） そしてゲート電極21の表面を酸化した後、例えばＰＳＧ
等の層間絶縁膜５をＣＶＤ法で形成し、その後、ソース
コンタクト領域をフォトエッチングして、コンタクトホ
ール３を形成する。最後に層間絶縁膜５、ソース電極40
を形成して図12の断面図に示す半導体装置が完成する。
なおこの後、最終保護膜の形成工程が入るが、図示を省
略する。（図20） 上記の半導体装置は、チャネル領域15が薄層化され、そ
のチャネル領域が両側からゲート電極11で挟み込まれて
いる。このため、基板表面からチャネル電位をとること
なく、ソース領域、ゲート領域、ドレイン領域に印加さ
れる電圧で装置の動作条件が決定され、また寄生効果の
抑制も可能となる。
【００１０】
【発明が解決しようとする課題】しかしながら図13、14
に示した従来の縦型ＭＯＳ−ＦＥＴは、寄生バイポーラ
動作を抑制したり、動作条件を決めるためにチャネル領
域５の電位を固定しなければならない構造となっている
ため、チャネル電位固定用のチャネルコンタクト領域８
が基板表面に設けられて基板表面から電極取り出しが行
われていた。セル密度を上げるためにはチャネルコンタ
クト領域８を最小ルールで設計しなければならないが、
１つのセルの面積がチャネルコンタクト領域８の形成お
よびソースコンタクトホール形成という２つのフォトリ
ソグラフィ工程を考慮しなければならないため、セルサ
イズの微細化に限界があり、セル密度を上げて十分に低
オン抵抗とするのが難しかった。
に示した従来の縦型ＭＯＳ−ＦＥＴは、寄生バイポーラ
動作を抑制したり、動作条件を決めるためにチャネル領
域５の電位を固定しなければならない構造となっている
ため、チャネル電位固定用のチャネルコンタクト領域８
が基板表面に設けられて基板表面から電極取り出しが行
われていた。セル密度を上げるためにはチャネルコンタ
クト領域８を最小ルールで設計しなければならないが、
１つのセルの面積がチャネルコンタクト領域８の形成お
よびソースコンタクトホール形成という２つのフォトリ
ソグラフィ工程を考慮しなければならないため、セルサ
イズの微細化に限界があり、セル密度を上げて十分に低
オン抵抗とするのが難しかった。
【００１１】そこで本発明はセル密度を上げて十分に低
オン抵抗で、本願発明者が提案している先願のものを更
に改良して歩留まりの良いＭＯＳ−ＦＥＴを提供するこ
とを目的としている。
オン抵抗で、本願発明者が提案している先願のものを更
に改良して歩留まりの良いＭＯＳ−ＦＥＴを提供するこ
とを目的としている。
【００１２】
【課題を解決するための手段】本発明においては、半導
体基板の表面側に形成されたソース領域と、前記半導体
基板の内部または底部側に形成されるドレイン領域と、
前記ソース領域と前記ドレイン領域との間で、前記ソー
ス領域の下部に形成されるチャネル領域と、該チャネル
領域にチャネルを誘起するのに、該チャネル領域の両側
からゲート絶縁膜を介してチャネル領域を挟み込むゲー
ト電極とを有する半導体装置において、前記ゲート電極
間のチャネル領域の幅を前記ソース領域表面の幅より狭
く、かつ前記チャネル領域の前記ゲート絶縁膜側の一方
の端部面が前記半導体基板表面に対して所定角度傾き、
他方の端部面が前記端部面に対して平行となっている半
導体装置を構成した。
体基板の表面側に形成されたソース領域と、前記半導体
基板の内部または底部側に形成されるドレイン領域と、
前記ソース領域と前記ドレイン領域との間で、前記ソー
ス領域の下部に形成されるチャネル領域と、該チャネル
領域にチャネルを誘起するのに、該チャネル領域の両側
からゲート絶縁膜を介してチャネル領域を挟み込むゲー
ト電極とを有する半導体装置において、前記ゲート電極
間のチャネル領域の幅を前記ソース領域表面の幅より狭
く、かつ前記チャネル領域の前記ゲート絶縁膜側の一方
の端部面が前記半導体基板表面に対して所定角度傾き、
他方の端部面が前記端部面に対して平行となっている半
導体装置を構成した。
【００１３】
【作用】上記構成からゲート電極によりゲート絶縁膜を
介してその幅方向両面から挟み込まれたチャネル領域の
幅よりも狭く形成される。このため、チャネル領域の電
位はソース領域、ゲート領域、ドレイン領域に印加され
る電圧によって決めることができるため、基板表面にチ
ャネルコンタクト領域を設ける必要がなくなる。従っ
て、セル密度を上げて十分に低オン抵抗とすることがで
きる。
介してその幅方向両面から挟み込まれたチャネル領域の
幅よりも狭く形成される。このため、チャネル領域の電
位はソース領域、ゲート領域、ドレイン領域に印加され
る電圧によって決めることができるため、基板表面にチ
ャネルコンタクト領域を設ける必要がなくなる。従っ
て、セル密度を上げて十分に低オン抵抗とすることがで
きる。
【００１４】またチャネル領域のゲート絶縁膜側の一方
の端部面が半導体基板面に対して所定角度傾き、他方の
端部面が前記端部面に対して平行となっているため、チ
ャネル領域を形成する工程においてコントロールエッチ
ングを行うことなくチャネル領域を形成することができ
るために素子のばらつきを小さくでき、従って製造歩留
まりの良いＭＯＳ−ＦＥＴを構成することができる。
の端部面が半導体基板面に対して所定角度傾き、他方の
端部面が前記端部面に対して平行となっているため、チ
ャネル領域を形成する工程においてコントロールエッチ
ングを行うことなくチャネル領域を形成することができ
るために素子のばらつきを小さくでき、従って製造歩留
まりの良いＭＯＳ−ＦＥＴを構成することができる。
【００１５】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。
る。
【００１６】図１に実施例の構造の平面図を、図１のＣ
−Ｃ線での断面図を図２に示す。なお見易さのため図１
には層間絶縁膜およびソース電極は図示しない。
−Ｃ線での断面図を図２に示す。なお見易さのため図１
には層間絶縁膜およびソース電極は図示しない。
【００１７】ドレイン領域となるＮ+型基板７上にＮ型
エピタキシャル層６が形成され、その表面にＰ型および
Ｎ型の不純物拡散によりＰ型チャネル領域25およびＮ+
型ソース領域24が形成されている。またＮ型エピタキシ
ャル層６の一部が除去されてゲート電極11がゲート絶縁
膜としてのゲート酸化膜30を介して井げた状に埋め込ま
れている。チャネル領域25はゲート電極11の最も狭まっ
た部分に傾いて、かつ十分に薄層化されて形成されてい
る。このためチャネル領域25の電位はソース領域24、ゲ
ート領域11、ドレイン領域（Ｎ+型基板７、Ｎ型エピタ
キシャル層６）に印加される電圧により決定される。従
って基板表面にチャネル電位固定用のチャネルコンタク
ト領域がなく、ソース領域24のみに接続されている。ま
た５は層間絶縁膜、40はソース電極である。なお、見や
すさのため図１の平面図には層間絶縁膜５、ソース電極
40は図示していない。
エピタキシャル層６が形成され、その表面にＰ型および
Ｎ型の不純物拡散によりＰ型チャネル領域25およびＮ+
型ソース領域24が形成されている。またＮ型エピタキシ
ャル層６の一部が除去されてゲート電極11がゲート絶縁
膜としてのゲート酸化膜30を介して井げた状に埋め込ま
れている。チャネル領域25はゲート電極11の最も狭まっ
た部分に傾いて、かつ十分に薄層化されて形成されてい
る。このためチャネル領域25の電位はソース領域24、ゲ
ート領域11、ドレイン領域（Ｎ+型基板７、Ｎ型エピタ
キシャル層６）に印加される電圧により決定される。従
って基板表面にチャネル電位固定用のチャネルコンタク
ト領域がなく、ソース領域24のみに接続されている。ま
た５は層間絶縁膜、40はソース電極である。なお、見や
すさのため図１の平面図には層間絶縁膜５、ソース電極
40は図示していない。
【００１８】次に図３〜８を用いて本実施例の製造方法
を説明する。
を説明する。
【００１９】（100）面から（110）面方向へ数度傾き、
多量のＮ型不純物がドープされたＮ+型基板７上にＮ型
エピタキシャル層６が形成されたエピタキシャルシリコ
ン基板に表面からＰ型不純物および多量のＮ型不純物を
ドープし、チャネル領域25となるＰ型層、およびソース
領域24となるＮ+型層を形成する。（図３） 基板表面に熱酸化等の方法により酸化膜を全面に形成
し、ソースコンタクト領域となる部分以外をフォトエッ
チングにより除去し、次工程のマスクとなるマスク酸化
膜16を形成する。（図４） マスク酸化膜16をマスクにプラズマ・エッチング法等に
よりエピタキシャルシリコン基板をＮ型エピタキシャル
層６の途中に至るまでエッチングし、トレンチ32を形成
する。このトレンチ32の側面は（110）面から数度傾い
ている。その後、トレンチ32の底面に例えば酸素イオン
注入法などによりマスク絶縁膜19を形成する。このマス
ク絶縁膜19は次工程におけるエッチングにより、ゲート
電極底部が尖鋭になり電界集中によるゲート耐圧劣化を
防ぐためのものである。しかし半導体装置の使用条件に
よってはマスク絶縁膜19を省いてもよい。（図５） 次にアルカリ系エッチング液を用いてシリコンの異方性
エッチングを行うことにより、ゲート形成孔28を形成す
る。ここでトレンチ32の側面が数度傾いているために、
両側からのエッチングの進行具合は非対象となり（11
1）面でエッチングがストップしたとき、狭いチャネル
領域25が形成される。ここでチャネル領域25を形成する
ためにコントロールエッチングを行うことなく（111）
面でエッチングがストップするまでエッチングしても所
定の厚みのチャネル領域25が形成される。（図６） またトレンチ32の深さをｄ、ソース領域２４の幅をＷ、
基板表面と（111）面のなす角をθ、基板（100）面から
（110）面方向に傾いているＮ+形基板７の傾き角度をα
とするとチャネル領域25の厚みｔは、 ｔ＝Ｗ・sin（θ＋α）−ｄ・cos（θ＋α） となる。例えば、Ｗ＝5.9[μｍ]、ｄ＝10[μｍ]、θ＝5
4.7[deg]、α＝5.3[deg]とすると、ｔ＝0.1[μｍ]とな
る。
多量のＮ型不純物がドープされたＮ+型基板７上にＮ型
エピタキシャル層６が形成されたエピタキシャルシリコ
ン基板に表面からＰ型不純物および多量のＮ型不純物を
ドープし、チャネル領域25となるＰ型層、およびソース
領域24となるＮ+型層を形成する。（図３） 基板表面に熱酸化等の方法により酸化膜を全面に形成
し、ソースコンタクト領域となる部分以外をフォトエッ
チングにより除去し、次工程のマスクとなるマスク酸化
膜16を形成する。（図４） マスク酸化膜16をマスクにプラズマ・エッチング法等に
よりエピタキシャルシリコン基板をＮ型エピタキシャル
層６の途中に至るまでエッチングし、トレンチ32を形成
する。このトレンチ32の側面は（110）面から数度傾い
ている。その後、トレンチ32の底面に例えば酸素イオン
注入法などによりマスク絶縁膜19を形成する。このマス
ク絶縁膜19は次工程におけるエッチングにより、ゲート
電極底部が尖鋭になり電界集中によるゲート耐圧劣化を
防ぐためのものである。しかし半導体装置の使用条件に
よってはマスク絶縁膜19を省いてもよい。（図５） 次にアルカリ系エッチング液を用いてシリコンの異方性
エッチングを行うことにより、ゲート形成孔28を形成す
る。ここでトレンチ32の側面が数度傾いているために、
両側からのエッチングの進行具合は非対象となり（11
1）面でエッチングがストップしたとき、狭いチャネル
領域25が形成される。ここでチャネル領域25を形成する
ためにコントロールエッチングを行うことなく（111）
面でエッチングがストップするまでエッチングしても所
定の厚みのチャネル領域25が形成される。（図６） またトレンチ32の深さをｄ、ソース領域２４の幅をＷ、
基板表面と（111）面のなす角をθ、基板（100）面から
（110）面方向に傾いているＮ+形基板７の傾き角度をα
とするとチャネル領域25の厚みｔは、 ｔ＝Ｗ・sin（θ＋α）−ｄ・cos（θ＋α） となる。例えば、Ｗ＝5.9[μｍ]、ｄ＝10[μｍ]、θ＝5
4.7[deg]、α＝5.3[deg]とすると、ｔ＝0.1[μｍ]とな
る。
【００２０】次に、例えば熱酸化法により、ソース領域
24、チャネル領域25、Ｎ型エピタキシャル層６の表面に
ゲート酸化膜30を形成する。この後、減圧ＣＶＤ法等に
より、多結晶シリコンをゲート形成孔27に埋め込み、エ
ッチバック技術を併用することにより、ゲート電極31を
形成する。（図７） ゲート電極31の表面を酸化した後、例えばＰＳＧ等の層
間絶縁膜５をＣＶＤ法で形成し、その後、ソースコンタ
クト領域をフォトエッチングして、コンタクトホール３
を形成する。最後にソース電極６を形成して図２の断面
図に示す半導体装置が完成する。なおこの後最終保護膜
の形成工程が入るが、図示していない。
24、チャネル領域25、Ｎ型エピタキシャル層６の表面に
ゲート酸化膜30を形成する。この後、減圧ＣＶＤ法等に
より、多結晶シリコンをゲート形成孔27に埋め込み、エ
ッチバック技術を併用することにより、ゲート電極31を
形成する。（図７） ゲート電極31の表面を酸化した後、例えばＰＳＧ等の層
間絶縁膜５をＣＶＤ法で形成し、その後、ソースコンタ
クト領域をフォトエッチングして、コンタクトホール３
を形成する。最後にソース電極６を形成して図２の断面
図に示す半導体装置が完成する。なおこの後最終保護膜
の形成工程が入るが、図示していない。
【００２１】このように、本実施例の半導体装置は、基
板表面にチャネルコンタクト領域を設ける必要がないの
で、セルの集積密度が大きく向上する。以下に、図９お
よび図10を用いて具体的数字例により説明する。今、１
[μｍ]の設計ルールを用いることを考えると、本実施例
においては図９に示すように単位セル当たり４×４[μ
ｍ2]の面積で済むが、これに対して図10に示すように従
来のＭＯＳ−ＦＥＴにおいては６×６[μｍ2]の面積が
必要となり、従って本実施例のＭＯＳ−ＦＥＴはセルの
集積密度が２．２５倍に向上することになる。これはオ
ン抵抗では、単位チップ面積当たりのオン抵抗が１／
２．２５になることを示しており、装置の発熱がその分
抑制されることになる。
板表面にチャネルコンタクト領域を設ける必要がないの
で、セルの集積密度が大きく向上する。以下に、図９お
よび図10を用いて具体的数字例により説明する。今、１
[μｍ]の設計ルールを用いることを考えると、本実施例
においては図９に示すように単位セル当たり４×４[μ
ｍ2]の面積で済むが、これに対して図10に示すように従
来のＭＯＳ−ＦＥＴにおいては６×６[μｍ2]の面積が
必要となり、従って本実施例のＭＯＳ−ＦＥＴはセルの
集積密度が２．２５倍に向上することになる。これはオ
ン抵抗では、単位チップ面積当たりのオン抵抗が１／
２．２５になることを示しており、装置の発熱がその分
抑制されることになる。
【００２２】また本実施例においては、トレンチ32側面
から異方性エッチングを行いゲート形成孔28およびチャ
ネル領域25を形成するときにトレンチ32の側面が基板垂
直面に対して傾いているため、両側面からのエッチング
の進行具合は非対称となり、コントロールエッチングを
行うことなく（111）面でエッチングがストップするま
でエッチングしても所定の厚みのチャネル領域を形成す
ることができる。従ってコントロールエッチングを行う
ことなくＭＯＳ−ＦＥＴ構造の半導体装置を構成するこ
とができるために素子のばらつきが小さくて済むので、
製造歩留まりを向上することができるために製造コスト
を抑えられるという効果を有する。
から異方性エッチングを行いゲート形成孔28およびチャ
ネル領域25を形成するときにトレンチ32の側面が基板垂
直面に対して傾いているため、両側面からのエッチング
の進行具合は非対称となり、コントロールエッチングを
行うことなく（111）面でエッチングがストップするま
でエッチングしても所定の厚みのチャネル領域を形成す
ることができる。従ってコントロールエッチングを行う
ことなくＭＯＳ−ＦＥＴ構造の半導体装置を構成するこ
とができるために素子のばらつきが小さくて済むので、
製造歩留まりを向上することができるために製造コスト
を抑えられるという効果を有する。
【００２３】なお以上の説明では、チャネル領域の導電
型はソース・ドレインと逆の導電型で説明してきたが、
チャネルは完全空乏する厚みとなっているので同じ導電
型を用いてもよい。更に本実施例では（100）面方向の
基板を用いた例を説明したが、（110）面方向の基板を
用いても同様の効果が得られる。更に本実施例では角度
のついた基板に垂直にトレンチを掘る手法を用いたが、
角度のついていない基板にイオンミーリング等の手法を
用いて基板表面垂直方向から傾けたトレンチを形成した
後、面方位依存性エッチングを行っても同様の効果が得
られる。
型はソース・ドレインと逆の導電型で説明してきたが、
チャネルは完全空乏する厚みとなっているので同じ導電
型を用いてもよい。更に本実施例では（100）面方向の
基板を用いた例を説明したが、（110）面方向の基板を
用いても同様の効果が得られる。更に本実施例では角度
のついた基板に垂直にトレンチを掘る手法を用いたが、
角度のついていない基板にイオンミーリング等の手法を
用いて基板表面垂直方向から傾けたトレンチを形成した
後、面方位依存性エッチングを行っても同様の効果が得
られる。
【００２４】
【発明の効果】本発明においては、半導体基板の表面側
に形成されたソース領域と、前記半導体基板の内部また
は底部側に形成されるドレイン領域と、前記ソース領域
と前記ドレイン領域との間で、前記ソース領域の下部に
形成されるチャネル領域と、該チャネル領域にチャネル
を誘起するのに、該チャネル領域の両側からゲート絶縁
膜を介してチャネル領域を挟み込むゲート電極とを有す
る半導体装置において、前記ゲート電極間のチャネル領
域の幅を前記ソース領域表面の幅より狭く、かつ前記チ
ャネル領域の前記ゲート絶縁膜側の一方の端部面が前記
半導体基板表面に対して所定角度傾き、他方の端部面が
前記端部面に対して平行となっているチャネル領域から
構成したため、チャネル領域の電位はソース領域、ゲー
ト領域、ドレイン領域に印加される電圧によって決める
ことができるため、基板表面にチャネル領域を形成する
必要がなくなる。従って、セル密度を上げて十分に低オ
ン抵抗とすることができる。またチャネル領域の薄層化
にコントロールエッチングを用いることなく半導体装置
を構成することができるために、素子のばらつきが小さ
くて済むので、製造歩留まりを向上するためができるた
めに製造コストを抑えられるという効果を有する。
に形成されたソース領域と、前記半導体基板の内部また
は底部側に形成されるドレイン領域と、前記ソース領域
と前記ドレイン領域との間で、前記ソース領域の下部に
形成されるチャネル領域と、該チャネル領域にチャネル
を誘起するのに、該チャネル領域の両側からゲート絶縁
膜を介してチャネル領域を挟み込むゲート電極とを有す
る半導体装置において、前記ゲート電極間のチャネル領
域の幅を前記ソース領域表面の幅より狭く、かつ前記チ
ャネル領域の前記ゲート絶縁膜側の一方の端部面が前記
半導体基板表面に対して所定角度傾き、他方の端部面が
前記端部面に対して平行となっているチャネル領域から
構成したため、チャネル領域の電位はソース領域、ゲー
ト領域、ドレイン領域に印加される電圧によって決める
ことができるため、基板表面にチャネル領域を形成する
必要がなくなる。従って、セル密度を上げて十分に低オ
ン抵抗とすることができる。またチャネル領域の薄層化
にコントロールエッチングを用いることなく半導体装置
を構成することができるために、素子のばらつきが小さ
くて済むので、製造歩留まりを向上するためができるた
めに製造コストを抑えられるという効果を有する。
【図１】 本発明の実施例の平面図
【図２】 図１のＣ−Ｃ線断面図
【図３】 実施例の製造工程の説明図
【図４】 実施例の製造工程の説明図
【図５】 実施例の製造工程の説明図
【図６】 実施例の製造工程の説明図
【図７】 実施例の製造工程の説明図
【図８】 実施例の製造工程の説明図
【図９】 実施例の説明図
【図１０】 図９の比較例を示す図
【図１１】 従来のＭＯＳ−ＦＥＴの平面図
【図１２】 図１１のＡ−Ａ線断面図
【図１３】 従来のＭＯＳ−ＦＥＴの平面図
【図１４】 図１３のＢ−Ｂ線断面図
【図１５】 従来のＭＯＳ−ＦＥＴの製造工程の説明図
【図１６】 従来のＭＯＳ−ＦＥＴの製造工程の説明図
【図１７】 従来のＭＯＳ−ＦＥＴの製造工程の説明図
【図１８】 従来のＭＯＳ−ＦＥＴの製造工程の説明図
【図１９】 従来のＭＯＳ−ＦＥＴの製造工程の説明図
【図２０】 従来のＭＯＳ−ＦＥＴの製造工程の説明図
１、11、31…ゲート電極 ２、30…ゲート酸化膜 ３…コンタクトホール ４、14、24…ソース領域 ５…層間絶縁膜 ６…Ｎ型エピタキシャル層 ７…Ｎ＋型基板 ８…チャネルコンタクト領域 15、25…チャネル領域 16…マスク酸化膜 19…マスク絶縁膜 27、28…ゲート形成孔 32…トレンチ 40…ソース電極
Claims (1)
- 【請求項１】半導体基板の表面側に形成されたソース領
域と、 前記半導体基板の内部または底部側に形成されるドレイ
ン領域と、 前記ソース領域と前記ドレイン領域との間で、前記ソー
ス領域の下部に形成されるチャネル領域と、 該チャネル領域にチャネルを誘起するのに、該チャネル
領域の両側からゲート絶縁膜を介してチャネル領域を挟
み込むゲート電極とを有する半導体装置において、 前記ゲート電極間のチャネル領域の幅を前記ソース領域
表面の幅より狭く、 かつ前記チャネル領域の前記ゲート絶縁膜側の一方の端
部面が前記半導体基板表面に対して所定角度傾き、他方
の端部面が前記端部面に対して平行となっていることを
特徴とする半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26492791A JP2871232B2 (ja) | 1991-10-14 | 1991-10-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26492791A JP2871232B2 (ja) | 1991-10-14 | 1991-10-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05110105A JPH05110105A (ja) | 1993-04-30 |
| JP2871232B2 true JP2871232B2 (ja) | 1999-03-17 |
Family
ID=17410130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26492791A Expired - Lifetime JP2871232B2 (ja) | 1991-10-14 | 1991-10-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2871232B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6075269A (en) * | 1996-09-19 | 2000-06-13 | Ngk Insulators, Ltd. | Semiconductor device and process for manufacturing the same |
| JP2006324488A (ja) * | 2005-05-19 | 2006-11-30 | Nec Electronics Corp | 半導体装置及びその製造方法 |
-
1991
- 1991-10-14 JP JP26492791A patent/JP2871232B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05110105A (ja) | 1993-04-30 |
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