JPWO2022085765A5 - - Google Patents

Claims (12)

1. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
   シリコンからなり第１導電型の不純物を含む半導体基板と、
   前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、
   前記低濃度不純物層の表面に形成された前記第１導電型と異なる第２導電型のボディ領域と、
   前記ボディ領域の表面に形成された前記第１導電型のソース領域と、
   前記ソース領域と電気的に接続されたソース電極と、
   前記半導体基板上面と平行な第１の方向に延在し、かつ前記第１の方向と直交する第２の方向において等間隔に、前記低濃度不純物層上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成された複数のトレンチと、
   前記複数のトレンチの表面の少なくとも一部を覆うように形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート導体と、
   前記ボディ領域と前記ソース電極とを電気的に接続する接続部と、を有する縦型電界効果トランジスタを備え、
   前記半導体基板と前記低濃度不純物層の一部は前記縦型電界効果トランジスタのドレイン領域として機能し、
   前記縦型電界効果トランジスタには、前記第１の方向において、前記ソース領域と前記接続部とが交互かつ周期的に設置されており、
   前記第１の方向における１の前記ソース領域の長さをＬＳ［μｍ］、前記第１の方向における１の前記接続部の長さをＬＢ［μｍ］とすると、
   ＬＳのＬＢに対する比は１／７以上１／３以下であり、
   前記縦型電界効果トランジスタのしきい値をＶｔｈ［Ｖ］、前記ソース電極の電位を基準として前記ゲート導体へ印加する１２Ｖ以下の電圧をＶＧＳ［Ｖ］、ＬＢ≦－０．０２４×（ＶＧＳ）^２＋０．６３３×ＶＧＳ－０．７２１が成り立つＶＧＳをＶＧＳｙ［Ｖ］とすると、ＶＧＳｙ－Ｖｔｈ≧２．０Ｖの関係が成り立つ、
   半導体装置。
2. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
   シリコンからなり第１導電型の不純物を含む半導体基板と、
   前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、
   前記低濃度不純物層の表面に形成された前記第１導電型と異なる第２導電型のボディ領域と、
   前記ボディ領域の表面に形成された前記第１導電型のソース領域と、
   前記ソース領域と電気的に接続されたソース電極と、
   前記半導体基板上面と平行な第１の方向に延在し、かつ前記第１の方向と直交する第２の方向において等間隔に、前記低濃度不純物層上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成された複数のトレンチと、
   前記複数のトレンチの表面の少なくとも一部を覆うように形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート導体と、
   前記ボディ領域と前記ソース電極とを電気的に接続する接続部と、を有する縦型電界効果トランジスタを備え、
   前記半導体基板と前記低濃度不純物層の一部は前記縦型電界効果トランジスタのドレイン領域として機能し、
   前記縦型電界効果トランジスタには、前記第１の方向において、前記ソース領域と前記接続部とが交互かつ周期的に設置されており、
   前記第１の方向における１の前記ソース領域の長さをＬＳ［μｍ］、前記第１の方向における１の前記接続部の長さをＬＢ［μｍ］とすると、
   ＬＳのＬＢに対する比は１／７以上１／３以下であり、
   前記ソース電極の電位を基準として前記ゲート導体へ１２Ｖ以下の電圧ＶＧＳ［Ｖ］を印加したときに前記ドレイン領域から前記ソース領域へ流れる電流をＩＤＳ［Ａ］とし、前記縦型電界効果トランジスタのしきい値をＶｔｈ［Ｖ］、ＬＢ≦－０．０２４×（ＶＧＳ）^２＋０．６３３×ＶＧＳ－０．７２１が成り立つＶＧＳをＶＧＳｙ［Ｖ］とすると、ＶＧＳｙ－Ｖｔｈ≧２．０Ｖの関係が成り立ち、
   ＶＧＳ≧ＶＧＳｙにおけるＩＤＳのＶＧＳによる微分値は、前記縦型電界効果トランジスタが破壊に至らない範囲で、０．１Ａ／Ｖよりも小さい、
   半導体装置。
3. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
   シリコンからなり第１導電型の不純物を含む半導体基板と、
   前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、
   前記低濃度不純物層の表面に形成された前記第１導電型と異なる第２導電型のボディ領域と、
   前記ボディ領域の表面に形成された前記第１導電型のソース領域と、
   前記ソース領域と電気的に接続されたソース電極と、
   前記半導体基板上面と平行な第１の方向に延在し、かつ前記第１の方向と直交する第２の方向において等間隔に、前記低濃度不純物層上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成された複数のトレンチと、
   前記複数のトレンチの表面の少なくとも一部を覆うように形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート導体と、
   前記ボディ領域と前記ソース電極とを電気的に接続する接続部と、を有する縦型電界効果トランジスタを備え、
   前記半導体基板と前記低濃度不純物層の一部は前記縦型電界効果トランジスタのドレイン領域として機能し、
   前記縦型電界効果トランジスタには、前記第１の方向において、前記ソース領域と前記接続部とが交互かつ周期的に設置されており、
   前記第１の方向における１の前記ソース領域の長さをＬＳ［μｍ］、前記第１の方向における１の前記接続部の長さをＬＢ［μｍ］とすると、
   ＬＳのＬＢに対する比は１／７以上１／３以下であり、
   前記ソース電極の電位を基準として前記ゲート導体へ１２Ｖ以下の電圧ＶＧＳ［Ｖ］を印加したときに前記ドレイン領域から前記ソース領域へ流れる電流をＩＤＳ［Ａ］とし、ＬＢ≦－０．０２４×（ＶＧＳ）^２＋０．６３３×ＶＧＳ－０．７２１が成り立つＶＧＳをＶＧＳｙ［Ｖ］とすると、ＶＧＳ≧ＶＧＳｙにおけるＩＤＳのＶＧＳによる微分値は、前記縦型電界効果トランジスタが破壊に至らない範囲で、０．１Ａ／Ｖよりも小さい、
   半導体装置。
4. フェイスダウン実装が可能なチップサイズパッケージ型の半導体装置であって、
   シリコンからなり第１導電型の不純物を含む半導体基板と、
   前記半導体基板上に接して形成され、前記半導体基板の前記第１導電型の不純物の濃度より低い濃度の前記第１導電型の不純物を含む低濃度不純物層と、
   前記低濃度不純物層の表面に形成された前記第１導電型と異なる第２導電型のボディ領域と、
   前記ボディ領域の表面に形成された前記第１導電型のソース領域と、
   前記ソース領域と電気的に接続されたソース電極と、
   前記半導体基板上面と平行な第１の方向に延在し、かつ前記第１の方向と直交する第２の方向において等間隔に、前記低濃度不純物層上面から前記ボディ領域を貫通して前記低濃度不純物層の一部までの深さに形成された複数のトレンチと、
   前記複数のトレンチの表面の少なくとも一部を覆うように形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート導体と、
   前記ボディ領域と前記ソース電極とを電気的に接続する接続部と、を有する縦型電界効果トランジスタを備え、
   前記半導体基板と前記低濃度不純物層の一部は前記縦型電界効果トランジスタのドレイン領域として機能し、
   前記縦型電界効果トランジスタには、前記第１の方向において、前記ソース領域と前記接続部とが交互かつ周期的に設置されており、
   前記第１の方向における１の前記ソース領域の長さをＬＳ［μｍ］、前記第１の方向における１の前記接続部の長さをＬＢ［μｍ］とすると、
   ＬＳのＬＢに対する比（ＬＳ／ＬＢ）は１／７以上１／３以下であり、
   前記半導体装置は平面視において、矩形状であり、
   前記縦型電界効果トランジスタに瞬時的に規定の電流を通電する際の損失電力［Ｗ］を前記半導体装置のチップ面積［ｍｍ^２］で除した損失電力面積比は６．４０［Ｗ／ｍｍ^２］以上である
   半導体装置。
5. 前記ソース電極の電位を基準として前記ゲート導体へ印加する、前記半導体装置の仕様の値の電圧ＶＧＳ１［Ｖ］で、１２Ｖ以下のＶＧＳ１に対して、
   ＬＢ≦－０．０２４×（ＶＧＳ１） ^２ ＋０．６３３×ＶＧＳ１－０．７２１が成り立つ、
   請求項１～４のいずれか１項に記載の半導体装置。
6. １．５０μｍ≦ＬＢ＜３．５０μｍが成り立つ
   請求項５に記載の半導体装置。
7. ２．５０μｍ≦ＬＢ≦３．２０μｍが成り立つ
   請求項６に記載の半導体装置。
8. 前記半導体装置は平面視において、１辺が３．０５ｍｍ以下の正方形状である
   請求項５に記載の半導体装置。
9. 前記半導体装置の厚さは３４５μｍ以上である
   請求項８に記載の半導体装置。
10. 前記縦型電界効果トランジスタに通電する際に前記ゲート導体に印加する電圧のしきい値は、前記縦型電界効果トランジスタの面内で異なる領域を持たない
    請求項５に記載の半導体装置。
11. 前記ソース電極は、前記ボディ領域に到達する深さまで伸びるコンタクトプラグを有し、
    前記コンタクトプラグは、前記第１の方向に沿って延在し、前記第２の方向における前記トレンチとトレンチとの間の位置に設置され、
    前記コンタクトプラグの側面が前記ソース領域と前記接続部に接触する
    請求項１～４のいずれか１項に記載の半導体装置。
12. ＶＧＳｙ－Ｖｔｈ≧５．０Ｖの関係が成り立つ
    請求項１または２に記載の半導体装置。