JPS5921039A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5921039A JPS5921039A JP57130323A JP13032382A JPS5921039A JP S5921039 A JPS5921039 A JP S5921039A JP 57130323 A JP57130323 A JP 57130323A JP 13032382 A JP13032382 A JP 13032382A JP S5921039 A JPS5921039 A JP S5921039A
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- Japan
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- layer
- dielectric resistance
- epitaxial
- resistance section
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高耐圧半導体装置に係シ、特に、素子分離領
域全非常に小さくできると同時に、低耐圧部のエピタキ
シャル層の導電型、比抵抗、厚さを高耐圧部とは独立に
設計できる特徴を持つ半導体装置とその製造方法に関す
るものである。
域全非常に小さくできると同時に、低耐圧部のエピタキ
シャル層の導電型、比抵抗、厚さを高耐圧部とは独立に
設計できる特徴を持つ半導体装置とその製造方法に関す
るものである。
従来のスピネル分離構造のＩＣ断面図を第１図に示す。
１はシリコン基板、９がベース拡散層、１０がエミッタ
拡散層である。４がスピネル層である。他の部位に後述
される本発明の素子と同一番号を付して同一部位を示し
ている。スピネル（Ｍｇ０２−Ａｔ２０３）は絶縁物で
あシ、ここでは素子分離に用いている。高耐圧トランジ
スタと低耐圧トランジスタとが、それぞれスピネルで囲
まれた島領域に作製されている。しかし、この構造であ
ると、耐圧の低い素子もスピネルの島領域に作製してい
る為、スピネルの島同志の間の本来素子分離として必要
の々い基板の領域分だけ広くなる欠点があった。さらに
、低耐圧部のエピタキシャル層６は高耐圧部素子と別々
には作製でき々いので、比抵抗は高耐圧部に合せなけれ
ばならないという欠点があった。
拡散層である。４がスピネル層である。他の部位に後述
される本発明の素子と同一番号を付して同一部位を示し
ている。スピネル（Ｍｇ０２−Ａｔ２０３）は絶縁物で
あシ、ここでは素子分離に用いている。高耐圧トランジ
スタと低耐圧トランジスタとが、それぞれスピネルで囲
まれた島領域に作製されている。しかし、この構造であ
ると、耐圧の低い素子もスピネルの島領域に作製してい
る為、スピネルの島同志の間の本来素子分離として必要
の々い基板の領域分だけ広くなる欠点があった。さらに
、低耐圧部のエピタキシャル層６は高耐圧部素子と別々
には作製でき々いので、比抵抗は高耐圧部に合せなけれ
ばならないという欠点があった。
また、高耐圧部と低耐圧部でエピタキシャル層厚さの異
なるＩＣ構造としては、ＰＮ接合分離を用いたものがあ
ったが、素子分離領域が横方向拡散の為広くなるし、絶
縁物分離に比べて高耐圧化が難かしい欠点があった。
なるＩＣ構造としては、ＰＮ接合分離を用いたものがあ
ったが、素子分離領域が横方向拡散の為広くなるし、絶
縁物分離に比べて高耐圧化が難かしい欠点があった。
本発明は、前記の欠点を改善するためになされたもので
あり、本発明の目的は、高耐圧部に絶縁物分離を用い低
耐圧部にＰＮ接合分離を用いると同時に、それぞれ耐圧
に応じたエピタキシャル層厚さと比抵抗を最適設計でき
る高耐圧半導体装置を提供することにある。
あり、本発明の目的は、高耐圧部に絶縁物分離を用い低
耐圧部にＰＮ接合分離を用いると同時に、それぞれ耐圧
に応じたエピタキシャル層厚さと比抵抗を最適設計でき
る高耐圧半導体装置を提供することにある。
以下、本発明全実施例を参照して詳細に説明する。
実施例１
本発明の一実施例の断面構造全第２図に示す。
高耐圧トランジスタはスピネル４で囲まれた島領域に炸
薬し、低耐圧素子はスピネル４の島領域の外の厚さの薄
いエピタキシャル層３に作製する。
薬し、低耐圧素子はスピネル４の島領域の外の厚さの薄
いエピタキシャル層３に作製する。
低耐圧素子どうしの分離は拡散層７で行なう。
従来スピネル構造やＥＰＩＣ等の絶縁物で素子分離され
た構造のＩＣは、低耐圧素子も高耐圧素子と同様に絶縁
物で囲まれた領域内に作製されていた。従って、高耐圧
素子と同じ構造となるため、不必要な耐圧上昇分だけ素
子特性が劣化する。例えば、コレクタ直列抵抗の増力口
、電流密度の減少、周波数特性の劣化が起こる。
た構造のＩＣは、低耐圧素子も高耐圧素子と同様に絶縁
物で囲まれた領域内に作製されていた。従って、高耐圧
素子と同じ構造となるため、不必要な耐圧上昇分だけ素
子特性が劣化する。例えば、コレクタ直列抵抗の増力口
、電流密度の減少、周波数特性の劣化が起こる。
高耐圧部と同一のエピタキシャル層６を用い、エピタキ
シャルノー厚さも厚いことから、低耐圧素子の直列抵抗
が増加し、比抵抗の高い分だけ電流密度の減少金持たら
す。さらに、周波数特性も直列抵抗の増加により劣化す
る。−例として、高耐圧素子に２５０ｖ耐圧のｎｐｎ）
ランジスタ全作製する場合、エピタキシャル層６の比抵
抗は２５〜３５Ωｍ１厚さは３５〜４５μｍとなり、遮
断周波数ｆＴは２００〜２５０ＭＩ］ｚが得られる。
シャルノー厚さも厚いことから、低耐圧素子の直列抵抗
が増加し、比抵抗の高い分だけ電流密度の減少金持たら
す。さらに、周波数特性も直列抵抗の増加により劣化す
る。−例として、高耐圧素子に２５０ｖ耐圧のｎｐｎ）
ランジスタ全作製する場合、エピタキシャル層６の比抵
抗は２５〜３５Ωｍ１厚さは３５〜４５μｍとなり、遮
断周波数ｆＴは２００〜２５０ＭＩ］ｚが得られる。
低耐圧素子も従来構造では高耐圧素子と同じ構造となる
ので、例えば６０Ｖ耐圧程度の素子でもｆＴは２００〜
２５０ＭＨ２となってしまう。
ので、例えば６０Ｖ耐圧程度の素子でもｆＴは２００〜
２５０ＭＨ２となってしまう。
それに対して、本発明の構造音用いることで低耐圧素子
、例えば６０Ｖ耐圧素子に適したエピタキシャル層３の
厚さ全１２〜１５μｍ１比抵抗５Ωｃｍ程度とすること
ができ、ｆＴ＝４００〜６００ＭＨｚと特性の良いもの
が得られる。さらにスピネル４の島と島の間の領域全有
効活用することができ、集積度の高い高耐圧ＩＣかり能
となる。
、例えば６０Ｖ耐圧素子に適したエピタキシャル層３の
厚さ全１２〜１５μｍ１比抵抗５Ωｃｍ程度とすること
ができ、ｆＴ＝４００〜６００ＭＨｚと特性の良いもの
が得られる。さらにスピネル４の島と島の間の領域全有
効活用することができ、集積度の高い高耐圧ＩＣかり能
となる。
この構造はもちろんスピネル４だけに限らず、例えばＣ
ａＦ２の絶縁膜を用いても良い。絶縁膜を単結晶Ｓｔ上
に成長させ、さらに、その絶縁膜上に単結晶Ｓｉを再び
成長させることが可能な絶縁膜であれば、本例と同じ構
造のＩＣが可能である。
ａＦ２の絶縁膜を用いても良い。絶縁膜を単結晶Ｓｔ上
に成長させ、さらに、その絶縁膜上に単結晶Ｓｉを再び
成長させることが可能な絶縁膜であれば、本例と同じ構
造のＩＣが可能である。
次に、製造プロセスについて説明する。
第４図は、第２図の構造を実現する為の製造方法工程の
例を示したものである。
例を示したものである。
ｐ”Ｓｉ基板１に通常のホト・リソグラフィ技術を用い
て、必要な領域に窓を開け、埋込層となるｎ＋拡散層２
を形成する（第４図Ａ）。
て、必要な領域に窓を開け、埋込層となるｎ＋拡散層２
を形成する（第４図Ａ）。
低耐圧素子、例えば６０Ｖ耐圧素子に適した比抵抗５Ω
副、厚さ１５μｍのＳｉエピタキシャル層３の成長を行
なう（第４図Ｂ）。このときのエピタキシャル層３の厚
さの精度が、最終仕上シの低耐圧部のエピタキシャル層
厚さのばらつきとなる。この後のＳｉエピタキシャル層
５．６の成長のばらつきとは無関係であシ、低耐圧部の
平坦性は従来の構造（第１図）よシ非常に良くなる。な
ぜならば、現在のＳｔエピタキシャル層成長の精度は１
０μｍ厚さで±０．５μｍであるのに対して、研摩ある
いはエツチングでは±２μｍであシ、さらに、研摩の場
合基板との平行度を良くするのが難かしいからである。
副、厚さ１５μｍのＳｉエピタキシャル層３の成長を行
なう（第４図Ｂ）。このときのエピタキシャル層３の厚
さの精度が、最終仕上シの低耐圧部のエピタキシャル層
厚さのばらつきとなる。この後のＳｉエピタキシャル層
５．６の成長のばらつきとは無関係であシ、低耐圧部の
平坦性は従来の構造（第１図）よシ非常に良くなる。な
ぜならば、現在のＳｔエピタキシャル層成長の精度は１
０μｍ厚さで±０．５μｍであるのに対して、研摩ある
いはエツチングでは±２μｍであシ、さらに、研摩の場
合基板との平行度を良くするのが難かしいからである。
高耐圧部となる領域を必要な深さだけエツチングする。
２５０ｖ耐圧ならば３５〜４５μｍの深さが必要である
。エツチング後Ｓｉ表面に１Ω副程度のスピネル層４の
エピタキシャル成長を行なう（第４図Ｃ）。
。エツチング後Ｓｉ表面に１Ω副程度のスピネル層４の
エピタキシャル成長を行なう（第４図Ｃ）。
高耐圧部の０１埋込層５のＢｔエピタキシャル成長を５
〜７μｍ行なった後に、ｎ−のＳｉエピタキシャル成長
６をエツチング深さ以上性なう（第４図Ｄ）。ここで、
もし、高耐圧部素子としてｐｎｐトランジスタ全作成す
るのであれば ｐ＋埋込層５とｐ一層６のＳｉエピタキ
シャル成長を行なえば良い。
〜７μｍ行なった後に、ｎ−のＳｉエピタキシャル成長
６をエツチング深さ以上性なう（第４図Ｄ）。ここで、
もし、高耐圧部素子としてｐｎｐトランジスタ全作成す
るのであれば ｐ＋埋込層５とｐ一層６のＳｉエピタキ
シャル成長を行なえば良い。
Ｓｉエピタキシャル層を低耐圧部上のスピネル層４が露
出するまで研摩により平坦化するか、あるいは５ｉＱｚ
’にマスクとしてエツチングにより平坦化した後、低耐
圧部のスピネル層４を除去する。
出するまで研摩により平坦化するか、あるいは５ｉＱｚ
’にマスクとしてエツチングにより平坦化した後、低耐
圧部のスピネル層４を除去する。
この時点で、高耐圧部はスピネル層４で分離された島と
なる（第４図Ｅ）。
なる（第４図Ｅ）。
低耐圧部の素子同志の分離の為のｐ０拡散７を行なうこ
とで、高耐圧部と低耐圧部の各々の島領域が完成する。
とで、高耐圧部と低耐圧部の各々の島領域が完成する。
拡散４８はコレクタ直列抵抗を下げる為のコレクタ打ち
抜き拡散層である（第４図Ｊ（′）。
抜き拡散層である（第４図Ｊ（′）。
これ以降は、周知の方法に従ってべ・−ス拡散９、エミ
ッタ拡散１０等金行ない第２図に示す半導体装置が完成
する。
ッタ拡散１０等金行ない第２図に示す半導体装置が完成
する。
実施例２
第３図は低１ｊ（圧部にＩ”Ｌ、あるイしよＭＯ８ＦＢ
’ｌｌ’等を用いることで低耐圧部のｌ） Ｎ接合分離
領域を省略１−２、プロセスの＋ｍ単化と高集積化全図
ったものである。高耐圧素子はスピネル層４で囲ま：ｈ
′／ｒ。
’ｌｌ’等を用いることで低耐圧部のｌ） Ｎ接合分離
領域を省略１−２、プロセスの＋ｍ単化と高集積化全図
ったものである。高耐圧素子はスピネル層４で囲ま：ｈ
′／ｒ。
島領〕或内に、低耐圧素子はスピネル層４の島と島の１
川に作製される。この製造プロセスについて第５図に示
す１、 同図Ａ・〜１）に従って、製造方法全説明する。
川に作製される。この製造プロセスについて第５図に示
す１、 同図Ａ・〜１）に従って、製造方法全説明する。
同図Ａ、け用いる成長用基板を示している。Ｘ）″基板
】の表面♀面にｎ４′埋込層２の拡散葡行なった後、低
耐圧部−ｒ−に適した比抵抗と厚さのｎ”Ｓｉエピタキ
シャルノー３金成長させたものである。ここまではマス
クを必要としないので、第４図のプロセスと比べＣかな
り簡単化されたものとなる。
】の表面♀面にｎ４′埋込層２の拡散葡行なった後、低
耐圧部−ｒ−に適した比抵抗と厚さのｎ”Ｓｉエピタキ
シャルノー３金成長させたものである。ここまではマス
クを必要としないので、第４図のプロセスと比べＣかな
り簡単化されたものとなる。
こうして準備した成長用基板の高耐ｆ部となる領域も：
必要な深さだＨエツチングし、エツチング後８１表面に
Ｉ Ｂ ｏ１１部のスピネル１１４のエピタキシャル成
長を行なう（第５図Ｂ）。
必要な深さだＨエツチングし、エツチング後８１表面に
Ｉ Ｂ ｏ１１部のスピネル１１４のエピタキシャル成
長を行なう（第５図Ｂ）。
高耐圧素子の為の８’工し°タキシャル成ｉＬ ｆ 行
なう。このとき、最初に埋込層となるＳ ｌ）ドープの
ｎ＋エピタキシＶル層５全５〜７μＩｌｌ程度倉ない、
次に高面、１圧素子のコ１／クタ層に滴１〜た高化↓１
（抗のｎ−エピタキシャル１−６の成長金、同図Ｆ３で
形成１〜だ四部の深さ以」−行なう（第５図Ｃ）、１Ｓ
１エビタギシヤル）−を１人］は）１部−七のスピネル
層４が露出する−まで研摩により平坦化するか、あるい
は、５ｉ０２ｔマスクとしてエッチ４／グにより平坦化
する。−そ゛の後、１戊ｌ１１１圧部上のスピネル層４
ケ除去する（第５図Ｊ） ）。この構造では低耐圧部に
ずべて１１＋吐込層２が存在するので、ＰＮ接合分離の
必要のないＩ ’ Ｘ、 、 ＭＯＳ Ｉｉ”Ｅ’ｌ’
等の素子を作製出来る。この体の工程はこれ−まで説１
明してへた装置Ｍと同様にＬ−？ｒ第３図に示す装置が
完成する。
なう。このとき、最初に埋込層となるＳ ｌ）ドープの
ｎ＋エピタキシＶル層５全５〜７μＩｌｌ程度倉ない、
次に高面、１圧素子のコ１／クタ層に滴１〜た高化↓１
（抗のｎ−エピタキシャル１−６の成長金、同図Ｆ３で
形成１〜だ四部の深さ以」−行なう（第５図Ｃ）、１Ｓ
１エビタギシヤル）−を１人］は）１部−七のスピネル
層４が露出する−まで研摩により平坦化するか、あるい
は、５ｉ０２ｔマスクとしてエッチ４／グにより平坦化
する。−そ゛の後、１戊ｌ１１１圧部上のスピネル層４
ケ除去する（第５図Ｊ） ）。この構造では低耐圧部に
ずべて１１＋吐込層２が存在するので、ＰＮ接合分離の
必要のないＩ ’ Ｘ、 、 ＭＯＳ Ｉｉ”Ｅ’ｌ’
等の素子を作製出来る。この体の工程はこれ−まで説１
明してへた装置Ｍと同様にＬ−？ｒ第３図に示す装置が
完成する。
第４図同様、四部全形成しん、後に成焚さぜた高耐圧素
子用のＳｌエピタキシャル１ｍ５，６は、第５図１）の
時点で低ｐＨ圧部−Ｈには全く無く々るので、低耐圧部
に対するＳ１工ピタキシヤル層３の比抵抗と厚さは完全
に高１１１ｉＩ圧部と独立に設定できる特徴金持ってい
る。従って、低耐圧素子部の・丘坦性と厚さ精度は高耐
圧部に比べて非常に良いので、Ｉ”Ｌのようなエピタキ
シャル層の厚さ精度の厳しい素子には適した製造方法で
ある。
子用のＳｌエピタキシャル１ｍ５，６は、第５図１）の
時点で低ｐＨ圧部−Ｈには全く無く々るので、低耐圧部
に対するＳ１工ピタキシヤル層３の比抵抗と厚さは完全
に高１１１ｉＩ圧部と独立に設定できる特徴金持ってい
る。従って、低耐圧素子部の・丘坦性と厚さ精度は高耐
圧部に比べて非常に良いので、Ｉ”Ｌのようなエピタキ
シャル層の厚さ精度の厳しい素子には適した製造方法で
ある。
さらに、高耐圧部素子はｎｐｎで説明してきたが、低耐
圧部と独立にＳｉエピタキシャル層全設計できることか
ら、縦型ｐｎｐトランジスタ全形成しても良い。そのと
きは、Ｓｉエピタキシャル層５はｐ＋、６はｐ−エピタ
キシャルｊ−とすればよい。
圧部と独立にＳｉエピタキシャル層全設計できることか
ら、縦型ｐｎｐトランジスタ全形成しても良い。そのと
きは、Ｓｉエピタキシャル層５はｐ＋、６はｐ−エピタ
キシャルｊ−とすればよい。
本発明によれば、高耐圧部と低耐圧部の素子全作製する
領域のエピタキシャル層の条件金、各々独立に設定でき
るため、高耐圧化に伴う低耐圧素子の特性劣化が抑えら
れる効果がある。例えば、２５０Ｖと６０Ｖ耐圧の素子
が同一基板に共存したＩＣの場合、６０Ｖ耐圧の素子の
ｆＴを２００Ｍ Ｉ−Ｉ Ｚ程度向上させることができ
る。
領域のエピタキシャル層の条件金、各々独立に設定でき
るため、高耐圧化に伴う低耐圧素子の特性劣化が抑えら
れる効果がある。例えば、２５０Ｖと６０Ｖ耐圧の素子
が同一基板に共存したＩＣの場合、６０Ｖ耐圧の素子の
ｆＴを２００Ｍ Ｉ−Ｉ Ｚ程度向上させることができ
る。
（９）
また、低耐圧部エビタギシートル層厚さは、高耐圧部作
製に伴う精度の悪化が無いため、１０μｍ厚さに対して
±０．５μ口１以内程度には作製できる。
製に伴う精度の悪化が無いため、１０μｍ厚さに対して
±０．５μ口１以内程度には作製できる。
従って、■２Ｔ、等のエピタキシャルノー厚さ精度の要
求が厳しい素子を容易に作製できる。
求が厳しい素子を容易に作製できる。
さらに、高耐圧部素子にｐｎｐ素子だけ全作製する場合
、本発明はエピタキシャル）＠の導電型金低耐圧部とは
独立に変えられる特徴金持つため、容易に縦型ｐｎｐ素
子全作製でき、従来のように、ラテラルｐｎｐ素子金作
製するのに比べて特性の良い素子が得られる。
、本発明はエピタキシャル）＠の導電型金低耐圧部とは
独立に変えられる特徴金持つため、容易に縦型ｐｎｐ素
子全作製でき、従来のように、ラテラルｐｎｐ素子金作
製するのに比べて特性の良い素子が得られる。
第１図は従来のスピネル分離金示す装置断面図、第２図
、第３図は本発明の一実施例金示す断面図、第４図、第
５図は本発明の装置の製造工程金示す装置断面図である
。 １・・・８１基板、２・・・埋込拡散ノー、３・・・低
＋ｉｉｊ圧部のＳｉエピタキシャル層、４・・・スピネ
ル層、５・・・高耐圧部の埋込層用のＳｉエピタキシャ
ルｊＬ６・・・高耐圧部のＳｉエピタキシャル層、７・
・・低耐圧部（１０） の素子分離用の拡散層、８・・・低耐圧部素子のコレク
タ打ち抜き拡散層、９・・・ベース拡散層、１０・・・
エミッタ拡散層。 代理人 弁理士 薄田利幸 （１１） 第 １ 図 第４図 ′！Ａ ５ 口
、第３図は本発明の一実施例金示す断面図、第４図、第
５図は本発明の装置の製造工程金示す装置断面図である
。 １・・・８１基板、２・・・埋込拡散ノー、３・・・低
＋ｉｉｊ圧部のＳｉエピタキシャル層、４・・・スピネ
ル層、５・・・高耐圧部の埋込層用のＳｉエピタキシャ
ルｊＬ６・・・高耐圧部のＳｉエピタキシャル層、７・
・・低耐圧部（１０） の素子分離用の拡散層、８・・・低耐圧部素子のコレク
タ打ち抜き拡散層、９・・・ベース拡散層、１０・・・
エミッタ拡散層。 代理人 弁理士 薄田利幸 （１１） 第 １ 図 第４図 ′！Ａ ５ 口
Claims (1)
- １、−導電体の半導体基板上にエツチングにより作製し
た凹部にのみ絶縁物を有する高耐圧素子部と絶縁物を有
しない低耐圧素子部とから成ることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57130323A JPS5921039A (ja) | 1982-07-28 | 1982-07-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57130323A JPS5921039A (ja) | 1982-07-28 | 1982-07-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5921039A true JPS5921039A (ja) | 1984-02-02 |
Family
ID=15031587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57130323A Pending JPS5921039A (ja) | 1982-07-28 | 1982-07-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921039A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117422A (ja) * | 1985-11-18 | 1987-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 音声符号化方式 |
| JPS62117423A (ja) * | 1985-11-18 | 1987-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 音声符号化方式 |
| US5712955A (en) * | 1993-06-30 | 1998-01-27 | Sony Corporation | Method and apparatus for encoding digital signal, method and apparatus for decoding digital signal, and recording medium for encoded signals |
-
1982
- 1982-07-28 JP JP57130323A patent/JPS5921039A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117422A (ja) * | 1985-11-18 | 1987-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 音声符号化方式 |
| JPS62117423A (ja) * | 1985-11-18 | 1987-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 音声符号化方式 |
| US5712955A (en) * | 1993-06-30 | 1998-01-27 | Sony Corporation | Method and apparatus for encoding digital signal, method and apparatus for decoding digital signal, and recording medium for encoded signals |
| US5899970A (en) * | 1993-06-30 | 1999-05-04 | Sony Corporation | Method and apparatus for encoding digital signal method and apparatus for decoding digital signal, and recording medium for encoded signals |
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