JPH0120541B2 - - Google Patents
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- JPH0120541B2 JPH0120541B2 JP59120054A JP12005484A JPH0120541B2 JP H0120541 B2 JPH0120541 B2 JP H0120541B2 JP 59120054 A JP59120054 A JP 59120054A JP 12005484 A JP12005484 A JP 12005484A JP H0120541 B2 JPH0120541 B2 JP H0120541B2
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- semiconductor device
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- semiconductor
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Description
【発明の詳細な説明】
本発明は、比較的わずかにドーピングした第１
導電型の半導体領域が隣接する主表面を有する半
導体本体を具える半導体装置であつて、前記の主
表面には前記の第１導電型とは反対の第２導電型
の数個の第１区域が隣接しており、これら第１区
域は互いに規則的な間隔で配置されているととも
に前記の半導体領域よりも浅い深さで前記の主表
面から半導体本体内に下方に延在しており、これ
ら第１区域の各々の内部に比較的多量にドーピン
グした第１導電型の第２区域が設けられ、この第
２区域は半導体本体内で第１区域により半導体領
域から分離されており、各第１区域は第１外側端
縁を有し、各第２区域は第２外側端縁を有し、こ
の第２外側端縁は前記の主表面上で見て第１外側
端縁の内部に位置しており、第１および第２外側
端縁の相互距離はこれらの長さのほぼ全体に亘つ
てほぼ等しくなつており、各第２区域はこれに隣
接する第１区域に接続されており、第１区域は主
表面において半導体領域のほぼ対称的なグリツド
状部分によつて互いに分離されており、このグリ
ツド状部分は第１区域の各々を囲んでおり且つ主
表面において絶縁層で被覆されており、この絶縁
層は第１外側端縁を越えて少くとも第２外側端縁
まで延在しており、この絶縁層上には、前記のグ
リツド状部分によつて占められる主表面の少くと
も一部分を被覆するゲート電極として作用する導
電層が存在しており、この導電層は開口を有し、
これらの開口の寸法はこれらの開口の下方で半導
体本体中に位置する第１区域の横方向寸法に一致
している半導体装置に関するものである。
導電型の半導体領域が隣接する主表面を有する半
導体本体を具える半導体装置であつて、前記の主
表面には前記の第１導電型とは反対の第２導電型
の数個の第１区域が隣接しており、これら第１区
域は互いに規則的な間隔で配置されているととも
に前記の半導体領域よりも浅い深さで前記の主表
面から半導体本体内に下方に延在しており、これ
ら第１区域の各々の内部に比較的多量にドーピン
グした第１導電型の第２区域が設けられ、この第
２区域は半導体本体内で第１区域により半導体領
域から分離されており、各第１区域は第１外側端
縁を有し、各第２区域は第２外側端縁を有し、こ
の第２外側端縁は前記の主表面上で見て第１外側
端縁の内部に位置しており、第１および第２外側
端縁の相互距離はこれらの長さのほぼ全体に亘つ
てほぼ等しくなつており、各第２区域はこれに隣
接する第１区域に接続されており、第１区域は主
表面において半導体領域のほぼ対称的なグリツド
状部分によつて互いに分離されており、このグリ
ツド状部分は第１区域の各々を囲んでおり且つ主
表面において絶縁層で被覆されており、この絶縁
層は第１外側端縁を越えて少くとも第２外側端縁
まで延在しており、この絶縁層上には、前記のグ
リツド状部分によつて占められる主表面の少くと
も一部分を被覆するゲート電極として作用する導
電層が存在しており、この導電層は開口を有し、
これらの開口の寸法はこれらの開口の下方で半導
体本体中に位置する第１区域の横方向寸法に一致
している半導体装置に関するものである。
絶縁ゲート電界効果トランジスタを有するこの
ような半導体装置は特に英国特許出願
GB2087648に記載されており既知である。一般
に、トランジスタは電力トランジスタであり、こ
の種類のトランジスタは例えばTRIMOS、
HEXFET或いはSIPMOSとも称されている。こ
れらのトランジスタは文献にＤ−MOS技術とし
て説明されている技術によつて製造しうる。
ような半導体装置は特に英国特許出願
GB2087648に記載されており既知である。一般
に、トランジスタは電力トランジスタであり、こ
の種類のトランジスタは例えばTRIMOS、
HEXFET或いはSIPMOSとも称されている。こ
れらのトランジスタは文献にＤ−MOS技術とし
て説明されている技術によつて製造しうる。
第１区域は一般に正多角形の形状をしており、
互いに等間隔に配置されている。半導体領域は共
通ドレイン区域を構成し、第２区域はソース区域
を構成し、これらのソース区域は導電層によつて
互いに接続することができる。一般に、第２区域
は閉路形状をしており、第１区域は正多角形の中
央部分において且つ第２区域の閉路形状の内部で
主表面まで延在している。この場合、ソース区
域、従つて第２区域の電気接続部を構成する導電
層は多角形の中央部で第１区域にも直接接続され
ている。第１および第２外側端縁は主表面に隣接
する実際のチヤンネル領域を画成し、この実際の
チヤンネル領域内では、少くともトランジスタが
導通状態で作動した際にゲート電極によつて制御
されるチヤンネルがソース区域と半導体領域との
間に存在する。
互いに等間隔に配置されている。半導体領域は共
通ドレイン区域を構成し、第２区域はソース区域
を構成し、これらのソース区域は導電層によつて
互いに接続することができる。一般に、第２区域
は閉路形状をしており、第１区域は正多角形の中
央部分において且つ第２区域の閉路形状の内部で
主表面まで延在している。この場合、ソース区
域、従つて第２区域の電気接続部を構成する導電
層は多角形の中央部で第１区域にも直接接続され
ている。第１および第２外側端縁は主表面に隣接
する実際のチヤンネル領域を画成し、この実際の
チヤンネル領域内では、少くともトランジスタが
導通状態で作動した際にゲート電極によつて制御
されるチヤンネルがソース区域と半導体領域との
間に存在する。
これらの電界効果トランジスタは導通状態で低
抵抗値を有するようにすることがしばしば望まれ
ている。従つて、必要とする半導体表面積に対す
るチヤンネル幅の比を好ましい値にすることを目
的とした前述した多角形のサブ構体を用いるよう
になつている。前述した多角形よりも一層複雑な
トポグラフイ形状もしばしば用いられる。例え
ば、チヤンネル領域は多角形の全周辺に追従せず
に局部的に内方に曲げ次に周辺に戻すようにする
必要がある場合がすでに提案されている。この場
合、チヤンネル領域は曲りくねつた形状となる
も、サブ構体は正多角形の領域を占める。
抵抗値を有するようにすることがしばしば望まれ
ている。従つて、必要とする半導体表面積に対す
るチヤンネル幅の比を好ましい値にすることを目
的とした前述した多角形のサブ構体を用いるよう
になつている。前述した多角形よりも一層複雑な
トポグラフイ形状もしばしば用いられる。例え
ば、チヤンネル領域は多角形の全周辺に追従せず
に局部的に内方に曲げ次に周辺に戻すようにする
必要がある場合がすでに提案されている。この場
合、チヤンネル領域は曲りくねつた形状となる
も、サブ構体は正多角形の領域を占める。
直列の前記の抵抗値に関しては、チヤンネル幅
以外にサブ構体間の相互距離も重要である。トラ
ンジスタを流れる電流は中間のグリツド状部分を
経てドレイン領域の電気接続部に流す必要があ
る。この電気接続部は、例えば単一のトランジス
タに関する場合には主表面とは反対側に位置する
半導体本体の表面上に設けることができる。この
際殆んどの場合、比較的わずかにドーピングした
半導体領域は比較的多量にドーピングした一導電
型の基板上に延在する半導体層である。しかし、
トランジスタは集積回路の一部を構成することも
でき、この場合、比較的わずかにドーピングされ
た第１導電型の半導体領域は、少くとも集積回路
の作動中半導体本体の他の部分から分離される島
を以つて構成されている。この場合、当該島には
比較的多量にドーピングされた第１導電型の埋込
み層が設けられており、この島に接続されている
導電接点は主表面に、例えばトランジスタ構造部
の端縁に存在させることができる。この導電接点
は埋込み層と相俟つてドレイン区域の電気接続部
を構成する。サブ構体間の相互距離は比較的わず
かにドーピングした半導体領域内の広がり抵抗に
影響を及ぼす。この広がり抵抗は、電流が主表面
におけるチヤンネルと多量にドーピングされた基
板或いは多量にドーピングされた埋込み層との間
でトランジスタを経て流れるようにする必要があ
る。このことは実際に、隣接の第１区域の第１外
側端縁間の距離に下限値を与えるということを意
味する。
以外にサブ構体間の相互距離も重要である。トラ
ンジスタを流れる電流は中間のグリツド状部分を
経てドレイン領域の電気接続部に流す必要があ
る。この電気接続部は、例えば単一のトランジス
タに関する場合には主表面とは反対側に位置する
半導体本体の表面上に設けることができる。この
際殆んどの場合、比較的わずかにドーピングした
半導体領域は比較的多量にドーピングした一導電
型の基板上に延在する半導体層である。しかし、
トランジスタは集積回路の一部を構成することも
でき、この場合、比較的わずかにドーピングされ
た第１導電型の半導体領域は、少くとも集積回路
の作動中半導体本体の他の部分から分離される島
を以つて構成されている。この場合、当該島には
比較的多量にドーピングされた第１導電型の埋込
み層が設けられており、この島に接続されている
導電接点は主表面に、例えばトランジスタ構造部
の端縁に存在させることができる。この導電接点
は埋込み層と相俟つてドレイン区域の電気接続部
を構成する。サブ構体間の相互距離は比較的わず
かにドーピングした半導体領域内の広がり抵抗に
影響を及ぼす。この広がり抵抗は、電流が主表面
におけるチヤンネルと多量にドーピングされた基
板或いは多量にドーピングされた埋込み層との間
でトランジスタを経て流れるようにする必要があ
る。このことは実際に、隣接の第１区域の第１外
側端縁間の距離に下限値を与えるということを意
味する。
電力トランジスタに関しては直列抵抗値以外に
特に許容しうる動作電圧が重要である。この電圧
は主に、第１区域とこれに隣接し比較的わずかに
ドーピングされた半導体領域との間のpn接合の
降服電圧によつて決定される。これに関連して、
これらのpn接合は主として第１区域の第１外側
端縁付近で湾曲させることが重要である。更に、
これらのpn接合は主表面で降服するおそれを無
くす必要がある。一般的には、第２区域間の距離
は、前記のpn接合に関連する隣接の第１区域の
空乏領域が、降服電圧に達する前に互いに接触す
る程度に小さく選択されている。従つて、等電位
線もわずかに湾曲した形状となる。従つて、動作
電圧は隣接の第１区域の第１外側端縁間の距離に
対する上限値を決定する。
特に許容しうる動作電圧が重要である。この電圧
は主に、第１区域とこれに隣接し比較的わずかに
ドーピングされた半導体領域との間のpn接合の
降服電圧によつて決定される。これに関連して、
これらのpn接合は主として第１区域の第１外側
端縁付近で湾曲させることが重要である。更に、
これらのpn接合は主表面で降服するおそれを無
くす必要がある。一般的には、第２区域間の距離
は、前記のpn接合に関連する隣接の第１区域の
空乏領域が、降服電圧に達する前に互いに接触す
る程度に小さく選択されている。従つて、等電位
線もわずかに湾曲した形状となる。従つて、動作
電圧は隣接の第１区域の第１外側端縁間の距離に
対する上限値を決定する。
第１区域間の相互距離を、降服が本来の場所に
生じないように選択する場合には、降服電圧は主
として第１区域の全パターンの外側端縁で生じる
降服によつて決定される。第１区域の全パターン
を閉路形状を有する第２導電型の区域によつて囲
むことは前記の英国特許出願GB2087648からも
知られている。電気接続部が設けられていないこ
の区域は第１区域の全パターンからある距離にあ
るも外側の第１区域のpn接合と関連する空乏領
域の内部に位置する。第２導電型のこのフローテ
イング区域は既知のように特に半導体表面での降
服を防止する作用をする。第１区域と半導体領域
との間に逆方向に印加する電圧は第１区域を制限
するpn接合とフローテイング区域の外側端縁を
形成するpn接合との間で主表面に沿つて分布さ
れる。フローテイング区域は前記の外側端縁が逆
方向にバイアスされる電位となる。
生じないように選択する場合には、降服電圧は主
として第１区域の全パターンの外側端縁で生じる
降服によつて決定される。第１区域の全パターン
を閉路形状を有する第２導電型の区域によつて囲
むことは前記の英国特許出願GB2087648からも
知られている。電気接続部が設けられていないこ
の区域は第１区域の全パターンからある距離にあ
るも外側の第１区域のpn接合と関連する空乏領
域の内部に位置する。第２導電型のこのフローテ
イング区域は既知のように特に半導体表面での降
服を防止する作用をする。第１区域と半導体領域
との間に逆方向に印加する電圧は第１区域を制限
するpn接合とフローテイング区域の外側端縁を
形成するpn接合との間で主表面に沿つて分布さ
れる。フローテイング区域は前記の外側端縁が逆
方向にバイアスされる電位となる。
本発明の目的は、規則的に配置したサブ構体を
有する前述した半導体装置を更に改善することに
ある。本発明は特に、半導体本体中の電界分布を
改善することにより、サブ構体間の相互距離を決
定する直列抵抗値および降服電圧間の折衷を好ま
しいように変えることができ、この電界分布の改
善は殆んど、主表面に追加の領域を必要とせず且
つ製造に際して追加の処理工程を必要とすること
なく行なうことができるという事実を確かめ、か
かる認識を基に成したものである。
有する前述した半導体装置を更に改善することに
ある。本発明は特に、半導体本体中の電界分布を
改善することにより、サブ構体間の相互距離を決
定する直列抵抗値および降服電圧間の折衷を好ま
しいように変えることができ、この電界分布の改
善は殆んど、主表面に追加の領域を必要とせず且
つ製造に際して追加の処理工程を必要とすること
なく行なうことができるという事実を確かめ、か
かる認識を基に成したものである。
本発明は、比較的わずかにドーピングした第１
導電型の半導体領域が隣接する主表面を有する半
導体本体を具える半導体装置であつて、前記の主
表面には前記の第１導電型とは反対の第２導電型
の数個の第１区域が隣接しており、これら第１区
域は互いに規則的な間隔で配置されているととも
に前記の半導体領域よりも浅い深さで前記の主表
面から半導体本体内に下方に延在しており、これ
ら第１区域の各々の内部に比較的多量にドーピン
グした第１導電型の第２区域が設けられ、この第
２区域は半導体本体内で第１区域により半導体領
域から分離されており、各第１区域は第１外側端
縁を有し、各第２区域は第２外側端縁を有し、こ
の第２外側端縁は前記の主表面上で見て第１外側
端縁の内部に位置しており、第１および第２外側
端縁の相互距離はこれらの長さのほぼ全体に亘つ
てほぼ等しくなつており、各第２区域はこれに隣
接する第１区域に接続されており、第１区域は主
表面において半導体領域のほぼ対称的なグリツド
状部分によつて互いに分離されており、このグリ
ツド状部分は第１区域の各々を囲んでおり且つ主
表面において絶縁層で被覆されており、この絶縁
層は第１外側端縁を越えて少くとも第２外側端縁
まで延在しており、この絶縁層上には、前記のグ
リツド状部分によつて占められる主表面の少くと
も一部分を被覆するゲート電極として作用する導
電層が存在しており、この導電層は開口を有し、
これらの開口の寸法はこれらの開口の下方で半導
体本体中に位置する第１区域の横方向寸法に一致
している半導体装置において、３個以上の第１区
域によつて囲まれた中間スペースの領域でグリツ
ド状部分内の主表面に第２導電型の他の表面区域
を設け、この他の表面区域の上方で前記の導電層
に他の開口をあけ、これら他の開口の寸法を前記
の他の表面区域の横方向寸法に一致させ、前記の
他の表面区域には、前記の第１区域とは相違し
て、この他の表面区域内に位置してこの他の表面
区域に接続されている第１導電型の区域を設けな
いことを特徴とする。
導電型の半導体領域が隣接する主表面を有する半
導体本体を具える半導体装置であつて、前記の主
表面には前記の第１導電型とは反対の第２導電型
の数個の第１区域が隣接しており、これら第１区
域は互いに規則的な間隔で配置されているととも
に前記の半導体領域よりも浅い深さで前記の主表
面から半導体本体内に下方に延在しており、これ
ら第１区域の各々の内部に比較的多量にドーピン
グした第１導電型の第２区域が設けられ、この第
２区域は半導体本体内で第１区域により半導体領
域から分離されており、各第１区域は第１外側端
縁を有し、各第２区域は第２外側端縁を有し、こ
の第２外側端縁は前記の主表面上で見て第１外側
端縁の内部に位置しており、第１および第２外側
端縁の相互距離はこれらの長さのほぼ全体に亘つ
てほぼ等しくなつており、各第２区域はこれに隣
接する第１区域に接続されており、第１区域は主
表面において半導体領域のほぼ対称的なグリツド
状部分によつて互いに分離されており、このグリ
ツド状部分は第１区域の各々を囲んでおり且つ主
表面において絶縁層で被覆されており、この絶縁
層は第１外側端縁を越えて少くとも第２外側端縁
まで延在しており、この絶縁層上には、前記のグ
リツド状部分によつて占められる主表面の少くと
も一部分を被覆するゲート電極として作用する導
電層が存在しており、この導電層は開口を有し、
これらの開口の寸法はこれらの開口の下方で半導
体本体中に位置する第１区域の横方向寸法に一致
している半導体装置において、３個以上の第１区
域によつて囲まれた中間スペースの領域でグリツ
ド状部分内の主表面に第２導電型の他の表面区域
を設け、この他の表面区域の上方で前記の導電層
に他の開口をあけ、これら他の開口の寸法を前記
の他の表面区域の横方向寸法に一致させ、前記の
他の表面区域には、前記の第１区域とは相違し
て、この他の表面区域内に位置してこの他の表面
区域に接続されている第１導電型の区域を設けな
いことを特徴とする。
規則正しい形態のサブ構体を規則正しく配列す
ることにより、最も近接した第１区域の最も近い
外端縁から主表面に沿つて測定した距離が２つの
隣接する第１区域の第１外端縁間の最短距離の1/
２よりも大きな３個以上のサブ構体間に中間スペ
ースを囲むようにする。これら中間スペースを第
２導電型の他の表面区域で完全に又は一部分充填
する場合には半導体本体の電界分布が改善され、
且つこの分布がサブ構体の全体のパターンにより
占める面積の大きさの平面pn接合に関連する分
布に近似するようになる。これがためブレークダ
ウン（降服）電圧が増大するか又はブレークダウ
ン電圧が変化しない場合２個の隣接するサブ構体
間の距離を大きくして直列抵抗を減少させること
ができる。
ることにより、最も近接した第１区域の最も近い
外端縁から主表面に沿つて測定した距離が２つの
隣接する第１区域の第１外端縁間の最短距離の1/
２よりも大きな３個以上のサブ構体間に中間スペ
ースを囲むようにする。これら中間スペースを第
２導電型の他の表面区域で完全に又は一部分充填
する場合には半導体本体の電界分布が改善され、
且つこの分布がサブ構体の全体のパターンにより
占める面積の大きさの平面pn接合に関連する分
布に近似するようになる。これがためブレークダ
ウン（降服）電圧が増大するか又はブレークダウ
ン電圧が変化しない場合２個の隣接するサブ構体
間の距離を大きくして直列抵抗を減少させること
ができる。
本発明による最大の利点は第２導電型の他の表
面区域の製造中追加の処理工程を必要としないこ
とである。これら他の表面区域は、第１区域と同
時に、又第１区域が２工程以上で形成される場合
にはこれら工程中の１工程と同時に形成すること
ができる。ゲート電極を第１区域の１部分を形成
するドーピングマスクとして用いる場合には、こ
のゲート電極を第２導電型の他の表面区域のドー
ピングマスクとしても用いることができる。
面区域の製造中追加の処理工程を必要としないこ
とである。これら他の表面区域は、第１区域と同
時に、又第１区域が２工程以上で形成される場合
にはこれら工程中の１工程と同時に形成すること
ができる。ゲート電極を第１区域の１部分を形成
するドーピングマスクとして用いる場合には、こ
のゲート電極を第２導電型の他の表面区域のドー
ピングマスクとしても用いることができる。
又、中間スペースは、完全なトランジスタサブ
構体並びに相互接続された第１及び第２区域を収
納し得ない程度の小さな寸法とするのが好適であ
る。本発明によればこれら中間スペースによつ
て、トランジスタ構体の短絡pn接合を有さず、
電界分布が改善され、しかも追加の処理工程を必
要とすることなく形成し得る他の一般に小さな半
導体構体を収納する。
構体並びに相互接続された第１及び第２区域を収
納し得ない程度の小さな寸法とするのが好適であ
る。本発明によればこれら中間スペースによつ
て、トランジスタ構体の短絡pn接合を有さず、
電界分布が改善され、しかも追加の処理工程を必
要とすることなく形成し得る他の一般に小さな半
導体構体を収納する。
本発明半導体装置の好適な例では前記の第２区
域は、主表面上で見てこの主表面に隣接する第１
区域の中央部分には存在させず、前記の他の表面
区域は主表面上で見て前記の第１区域の中央部分
と少くともほぼ同じ寸法とする。
域は、主表面上で見てこの主表面に隣接する第１
区域の中央部分には存在させず、前記の他の表面
区域は主表面上で見て前記の第１区域の中央部分
と少くともほぼ同じ寸法とする。
本発明半導体装置の特に有利な例ではゲート電
極として作用する導電層にあけた開口の中央に、
絶縁層にあけた中央配置開口を存在させ、中央配
置開口内で第１区域の中央部分および第２区域に
第２導電層を隣接させて接続し、ゲート電極とし
て作用する導電層内で第１区域の上方に位置する
２つの隣接の開口間の最短距離を絶縁層内の前記
の中央配置開口の特性断面寸法よりも大きくす
る。実際上、特に直列抵抗に対する相互距離が比
較的長い構体ではサブ構体間にブレークダウンが
発生する危険があるが本発明によれば中間スペー
スは他の表面区域を収容するに充分な大きさとす
る。
極として作用する導電層にあけた開口の中央に、
絶縁層にあけた中央配置開口を存在させ、中央配
置開口内で第１区域の中央部分および第２区域に
第２導電層を隣接させて接続し、ゲート電極とし
て作用する導電層内で第１区域の上方に位置する
２つの隣接の開口間の最短距離を絶縁層内の前記
の中央配置開口の特性断面寸法よりも大きくす
る。実際上、特に直列抵抗に対する相互距離が比
較的長い構体ではサブ構体間にブレークダウンが
発生する危険があるが本発明によれば中間スペー
スは他の表面区域を収容するに充分な大きさとす
る。
又、前記の第１区域は主表面上で見て正多角形
の形状とし、ゲート電極として作用する導電層中
の前記の他の開口をこれらを囲む前記の正多角形
のパターンに対しほぼ相補を成す形状とする。こ
れがため、ブレークダウンの発生する危険が最大
となる区域を最大限に利用する。
の形状とし、ゲート電極として作用する導電層中
の前記の他の開口をこれらを囲む前記の正多角形
のパターンに対しほぼ相補を成す形状とする。こ
れがため、ブレークダウンの発生する危険が最大
となる区域を最大限に利用する。
本発明によればゲート電極として作用する導電
層中の前記の他の開口が、第１区域の上方でこの
導電層中に位置する２つの隣接の開口間の最短距
離よりも短かい特性断面寸法を有するようにする
ことにより満足な結果を得ることができた。
層中の前記の他の開口が、第１区域の上方でこの
導電層中に位置する２つの隣接の開口間の最短距
離よりも短かい特性断面寸法を有するようにする
ことにより満足な結果を得ることができた。
本発明半導体装置の更に好適な例では他の表面
区域を主表面に位置する電気接続部とは無関係に
する。この場合には前記の他の開口の端縁内に位
置する主表面の全部分が絶縁層で被覆されている
ようにする。
区域を主表面に位置する電気接続部とは無関係に
する。この場合には前記の他の開口の端縁内に位
置する主表面の全部分が絶縁層で被覆されている
ようにする。
中間スペースに配列する他の半導体構体は第２
導電型の半導体区域のみを具えるのが好適であ
る。本発明半導体装置の更に他の例では前記の他
の表面区域には、この他の表面区域の内部に位置
する第１導電型の区域が設けられていないように
する。これがため、中間スペースに配列したかか
る半導体構体ではバイポーラトランジスタ効果の
発生する危険性は極めて僅かとなる。
導電型の半導体区域のみを具えるのが好適であ
る。本発明半導体装置の更に他の例では前記の他
の表面区域には、この他の表面区域の内部に位置
する第１導電型の区域が設けられていないように
する。これがため、中間スペースに配列したかか
る半導体構体ではバイポーラトランジスタ効果の
発生する危険性は極めて僅かとなる。
図面につき本発明を説明する。
第１図に示す本発明半導体装置の第１例は電界
効果トランジスタを具える集積回路に関するもの
であり、その１部分を第１図に平面図で示す。本
例半導体装置は半導体本体１を具え、その主表面
２（第２図）を第１導電型の比較的少量ドープし
た半導体領域３に隣接させる。
効果トランジスタを具える集積回路に関するもの
であり、その１部分を第１図に平面図で示す。本
例半導体装置は半導体本体１を具え、その主表面
２（第２図）を第１導電型の比較的少量ドープし
た半導体領域３に隣接させる。
半導体本体１は、上側にｎ型エピタキシヤル層
を設ける例えばｐ型シリコンキヤリア即ち支持体
である基板４を有する集積回路に慣例の構成とす
る。このエピタキシヤル層は、例えばｐ型分離領
域、又は条溝或いは半導体本体にその厚さの少く
とも１部分に亘り埋設した絶縁材料の領域によつ
て通常のように互に分離された領域即ち島に細分
割し、これら島を半導体装置の少くとも作動中互
に電気的に分離する。これらの島の１個を図面に
は半導体領域３として示す。
を設ける例えばｐ型シリコンキヤリア即ち支持体
である基板４を有する集積回路に慣例の構成とす
る。このエピタキシヤル層は、例えばｐ型分離領
域、又は条溝或いは半導体本体にその厚さの少く
とも１部分に亘り埋設した絶縁材料の領域によつ
て通常のように互に分離された領域即ち島に細分
割し、これら島を半導体装置の少くとも作動中互
に電気的に分離する。これらの島の１個を図面に
は半導体領域３として示す。
主表面２は互に規則正しく配列された前記第１
導電型とは逆の第２導電型の数個の第１区域５と
隣接させ、この第１区域５は主表面２から半導体
本体１内に半導体領域３よりも浅く延在させる。
導電型とは逆の第２導電型の数個の第１区域５と
隣接させ、この第１区域５は主表面２から半導体
本体１内に半導体領域３よりも浅く延在させる。
本例では第１区域５をｐ型区域とする。各第１
区域５内には第１導電型の不純物を比較的多量に
ドープした第２区域６を設ける。
区域５内には第１導電型の不純物を比較的多量に
ドープした第２区域６を設ける。
各第１区域５の第１外側端縁７は主表面２に現
われる関連する第１区域５と半導体領域３との間
のpn接合８の端縁によつて形成する。
われる関連する第１区域５と半導体領域３との間
のpn接合８の端縁によつて形成する。
各第２区域６の第２外側端縁９は主表面２に現
われる関連する第２区域６と隣接第１区域５との
間のpn接合１０の端縁によつて形成する。
われる関連する第２区域６と隣接第１区域５との
間のpn接合１０の端縁によつて形成する。
第２区域６は閉成された幾何学的形状を有し主
表面２に現われるpn接合１０の端縁によつても
形成されるその内側端縁１１により第１区域内に
制限される。この内側端縁１１内においても第１
区域５は主表面２に隣接する。
表面２に現われるpn接合１０の端縁によつても
形成されるその内側端縁１１により第１区域内に
制限される。この内側端縁１１内においても第１
区域５は主表面２に隣接する。
第２外側端縁９は主表面２にみて、第１外側端
縁７の内側に位置させ、第１及び第２外側端縁７
及び９の相互距離は夫々その長さのほぼ全体に亘
りほぼ等しくする。
縁７の内側に位置させ、第１及び第２外側端縁７
及び９の相互距離は夫々その長さのほぼ全体に亘
りほぼ等しくする。
又、内側端縁１１も２個の外側端縁７及び９に
対する距離を一定とする。しかし、これは必ずし
も必要ではない。所望に応じ内側端縁１１を外側
端縁７及び９の形状とは異る形状とすることもで
きる。
対する距離を一定とする。しかし、これは必ずし
も必要ではない。所望に応じ内側端縁１１を外側
端縁７及び９の形状とは異る形状とすることもで
きる。
各第２区域６を導電層１６を経て隣接の第１区
域５に接続する。
域５に接続する。
第１区域５は半導体領域３のほぼ対称なグリツ
ド状部分１２により主表面２で互に分離する。か
ように半導体領域部分１２が対称グリツド状とな
る理由は、規則正しく形成した第１区域５を規則
正しく配列するからである。
ド状部分１２により主表面２で互に分離する。か
ように半導体領域部分１２が対称グリツド状とな
る理由は、規則正しく形成した第１区域５を規則
正しく配列するからである。
グリツド状部分１２は主表面２で絶縁層１３，
１５により被覆し、この絶縁層は第１外側端縁７
を越えて少くとも第２外側端縁９まで延在させ
る。絶縁層１３上にはゲート電極１４として作用
する導電層を設けこれによつてグリツド状部分１
２が占める主表面２の表面部分全体を被覆し得る
ようにする。導電層１４には端縁２７で示される
開口を設け、その寸法を半導体本体１のこれら開
口２７の下側に位置する第１区域５の横方向寸法
に一致させる。この場合横方向寸法は横方向即ち
主表面２にほぼ平行な方向の長さとする。実際上
第１区域５の第１外側端縁７は導電層１４にあけ
た開口の端縁２７と一致する。
１５により被覆し、この絶縁層は第１外側端縁７
を越えて少くとも第２外側端縁９まで延在させ
る。絶縁層１３上にはゲート電極１４として作用
する導電層を設けこれによつてグリツド状部分１
２が占める主表面２の表面部分全体を被覆し得る
ようにする。導電層１４には端縁２７で示される
開口を設け、その寸法を半導体本体１のこれら開
口２７の下側に位置する第１区域５の横方向寸法
に一致させる。この場合横方向寸法は横方向即ち
主表面２にほぼ平行な方向の長さとする。実際上
第１区域５の第１外側端縁７は導電層１４にあけ
た開口の端縁２７と一致する。
絶縁層１５によつてゲート電極１４を被覆す
る。ゲート電極１４から絶縁した第２導電層１６
を、主表面２において第１区域５の１個により画
成した各サブ構体の中央部分で第１及び第２区域
５及び６の各々に夫々接続する。この目的のため
端縁１７により夫々画成した接点窓を主表面２上
に設けた絶縁層に形成する。ゲート電極として作
用する導電層１４にあけた開口２７の中央に位置
するこれら接点窓１７の各々では第２導電層１６
を隣接させると共に第１区域５及び第２区域６に
電気的に接続する。図面を明瞭とするために導電
層１６は第１図に示さない。同様の理由で、第１
外側端縁７から比較的僅かな距離の個所に位置す
る第２外側端縁９及びゲート電極１４の端縁２７
は第１外側端縁７と共に第１図に単一ライン７，
９，２９で示す。
る。ゲート電極１４から絶縁した第２導電層１６
を、主表面２において第１区域５の１個により画
成した各サブ構体の中央部分で第１及び第２区域
５及び６の各々に夫々接続する。この目的のため
端縁１７により夫々画成した接点窓を主表面２上
に設けた絶縁層に形成する。ゲート電極として作
用する導電層１４にあけた開口２７の中央に位置
するこれら接点窓１７の各々では第２導電層１６
を隣接させると共に第１区域５及び第２区域６に
電気的に接続する。図面を明瞭とするために導電
層１６は第１図に示さない。同様の理由で、第１
外側端縁７から比較的僅かな距離の個所に位置す
る第２外側端縁９及びゲート電極１４の端縁２７
は第１外側端縁７と共に第１図に単一ライン７，
９，２９で示す。
半導体装置の電界効果トランジスタのドレイン
を半導体領域３により構成する。この半導体領域
３には第１導電型の埋込み層１８の形状の不純物
を多量にドープした部分を設け、この部分をエピ
タキシヤル層３と基板４との間の界面近くに延在
させる。島３の端縁には主表面２においてサブ構
体５，６の近くに島３の電気接続部（図示せず）
を通常のように設けることができる。この電気接
続部は導電層１６と同時に形成された電気接点接
続部と不純物を多量にドープしたｎ型区域とを具
える。これら導電接点接続部と接点区域と埋込み
層１８とによつてドレイン区域３の良導電接点接
続部を構成する。
を半導体領域３により構成する。この半導体領域
３には第１導電型の埋込み層１８の形状の不純物
を多量にドープした部分を設け、この部分をエピ
タキシヤル層３と基板４との間の界面近くに延在
させる。島３の端縁には主表面２においてサブ構
体５，６の近くに島３の電気接続部（図示せず）
を通常のように設けることができる。この電気接
続部は導電層１６と同時に形成された電気接点接
続部と不純物を多量にドープしたｎ型区域とを具
える。これら導電接点接続部と接点区域と埋込み
層１８とによつてドレイン区域３の良導電接点接
続部を構成する。
電界効果トランジスタのソース区域を第２区域
６により構成し、これら第２区域６を導電層１６
により相互接続する。この導電層１６はソース区
域の導電接点接続部を構成する。又、この導電層
１６を第１区域５にも接続してバイポーラトラン
ジスタ効果が発生するのを防止し得るようにす
る。第１区域５がかように接続されない場合には
第２区域６と第１区域５と半導体領域３とによつ
て比較的低い動作電圧でブレークダウンを既知の
ように呈するフローテイングベースを有するバイ
ポーラトランジスタを構成する。この場合には第
１区域５の直列抵抗を充分小さくして第１区域５
に著しい電圧傾度を生じることなく導電層１６に
電流を流し得るようにする。これがため、サブ構
体５，６の中央でpn接合１０が短絡されてトラ
ンジスタの電気特性を著しく良好にする。
６により構成し、これら第２区域６を導電層１６
により相互接続する。この導電層１６はソース区
域の導電接点接続部を構成する。又、この導電層
１６を第１区域５にも接続してバイポーラトラン
ジスタ効果が発生するのを防止し得るようにす
る。第１区域５がかように接続されない場合には
第２区域６と第１区域５と半導体領域３とによつ
て比較的低い動作電圧でブレークダウンを既知の
ように呈するフローテイングベースを有するバイ
ポーラトランジスタを構成する。この場合には第
１区域５の直列抵抗を充分小さくして第１区域５
に著しい電圧傾度を生じることなく導電層１６に
電流を流し得るようにする。これがため、サブ構
体５，６の中央でpn接合１０が短絡されてトラ
ンジスタの電気特性を著しく良好にする。
ゲート電極１４は多結晶又は非晶質半導体材
料、モリブデンその他好適な導体及び／又は好適
な珪化物のような好適な導電材料で構成する。電
気接続部には導電層１６と同時に形成する導体パ
ターン（図示せず）を用いることができ、この導
体パターンはトランジスタの縁部及び／又は導電
層１６の１個以上の条溝に位置させると共に絶縁
層１５の１個以上の開口（図示せず）を経てゲー
ト電極１４に接続する。ゲート電極１４に接続さ
れた導体パターンには例えば１個以上のフインガ
部を設け、これらフインガ部はその大部分をグリ
ツド状部分１２上に位置させると共に導電層１６
と相俟つて指合構体を構成する。
料、モリブデンその他好適な導体及び／又は好適
な珪化物のような好適な導電材料で構成する。電
気接続部には導電層１６と同時に形成する導体パ
ターン（図示せず）を用いることができ、この導
体パターンはトランジスタの縁部及び／又は導電
層１６の１個以上の条溝に位置させると共に絶縁
層１５の１個以上の開口（図示せず）を経てゲー
ト電極１４に接続する。ゲート電極１４に接続さ
れた導体パターンには例えば１個以上のフインガ
部を設け、これらフインガ部はその大部分をグリ
ツド状部分１２上に位置させると共に導電層１６
と相俟つて指合構体を構成する。
電界効果トランジスタのチヤンネル領域１９を
第１及び第２外側端縁７及び９間に夫々位置させ
る。この領域１９ではゲート電極１４により制御
されるソース区域６及びドレイン区域３間の電流
通路のチヤンネルを主表面２の近くに得ることが
できる。
第１及び第２外側端縁７及び９間に夫々位置させ
る。この領域１９ではゲート電極１４により制御
されるソース区域６及びドレイン区域３間の電流
通路のチヤンネルを主表面２の近くに得ることが
できる。
電界効果トランジスタは共通のドレイン区域３
内に設けられた多数の規則正しく配列されたサブ
構体５，６を具える。この場合には主表面２の表
面区域の限定された部分に比較的広い幅のチヤン
ネルを得ることができる。総合チヤンネル幅はサ
ブ構体５，６の周縁の和にほぼ等しくする。又、
電界効果トランジスタのチヤンネル長さは短か
く、夫々第１及び第２外側端縁７及び９間の距離
にほぼ等しくする。このチヤンネルの長さは殆ん
どの場合5μｍ以下とする。本例ではチヤンネル
長さを約１〜2μｍとする。
内に設けられた多数の規則正しく配列されたサブ
構体５，６を具える。この場合には主表面２の表
面区域の限定された部分に比較的広い幅のチヤン
ネルを得ることができる。総合チヤンネル幅はサ
ブ構体５，６の周縁の和にほぼ等しくする。又、
電界効果トランジスタのチヤンネル長さは短か
く、夫々第１及び第２外側端縁７及び９間の距離
にほぼ等しくする。このチヤンネルの長さは殆ん
どの場合5μｍ以下とする。本例ではチヤンネル
長さを約１〜2μｍとする。
サブ構体５，６の各々の寸法はその大部分がそ
の組成並びに製造に用いる技術及び処理により決
まる。例えば第２区域６の内側端縁１１は、第１
区域５の中央部分をも第２区域６の不純物ドーピ
ング中に満足にマスクし得るように選定する。本
例では製造時に使用するこの最小マスク部分を１
辺が約6μｍの正方形とする。従つて端縁１７に
より画成され、開口２７の中央に位置する接点窓
によつて、この接点窓のマスクが内側端縁１１に
対し完全に正しく整列されていない場合でも第１
及び第２区域５及び６に対して導電層１６が良好
な電気接点を形成するようなクリアランススペー
スで内側端縁１１を囲むようにする必要がある。
本例ではこの接点窓の１辺を12μｍとする。又、
ゲート電極１４の端縁２７は接点窓の端縁１７か
ら約5μｍの安全な距離の個所に位置させるよう
にする。この場合にも種々のマスクを整列させる
精度は考慮する必要はない。更に導電層１６はゲ
ート電極１４に確実に接続し得ないようにする必
要がある。
の組成並びに製造に用いる技術及び処理により決
まる。例えば第２区域６の内側端縁１１は、第１
区域５の中央部分をも第２区域６の不純物ドーピ
ング中に満足にマスクし得るように選定する。本
例では製造時に使用するこの最小マスク部分を１
辺が約6μｍの正方形とする。従つて端縁１７に
より画成され、開口２７の中央に位置する接点窓
によつて、この接点窓のマスクが内側端縁１１に
対し完全に正しく整列されていない場合でも第１
及び第２区域５及び６に対して導電層１６が良好
な電気接点を形成するようなクリアランススペー
スで内側端縁１１を囲むようにする必要がある。
本例ではこの接点窓の１辺を12μｍとする。又、
ゲート電極１４の端縁２７は接点窓の端縁１７か
ら約5μｍの安全な距離の個所に位置させるよう
にする。この場合にも種々のマスクを整列させる
精度は考慮する必要はない。更に導電層１６はゲ
ート電極１４に確実に接続し得ないようにする必
要がある。
従つて本例ではゲート電極１４に設けられ、サ
ブ構体を配列する開口２７の１辺の長さを約22μ
ｍとするが写真食刻工程に用いる最小寸法は約
6μｍとする。
ブ構体を配列する開口２７の１辺の長さを約22μ
ｍとするが写真食刻工程に用いる最小寸法は約
6μｍとする。
実現することのできる単位表面積当りのサブ構
体５，６の個数は、これらサブ構体の相対距離ｄ
によつても決定される。実際上、この相互距離の
選定に当つては、第１区域５とドレイン区域３と
の間のpn接合８の所望な高いブレークダウン
（降服）電圧及びドレイン区域３における所望な
低い直列抵抗に特に依存する折衷策がとられる。
体５，６の個数は、これらサブ構体の相対距離ｄ
によつても決定される。実際上、この相互距離の
選定に当つては、第１区域５とドレイン区域３と
の間のpn接合８の所望な高いブレークダウン
（降服）電圧及びドレイン区域３における所望な
低い直列抵抗に特に依存する折衷策がとられる。
ドレイン区域の直列抵抗の大部分は、電界効果
トランジスタのチヤンネルが位置する主表面２と
埋込み層１８との間における半導体領域３の比較
的弱いドープ部分の電流が遭遇する広がり抵抗に
よつて決定される。なお、電流が大きい場合には
斯かる直列抵抗が極めて大きくなり得る。その理
由は、この場合には電圧勾配が大きくなるため、
pn接合８間の逆電圧が増大し、従つて、これら
のpn接合８に関連する空乏層の厚さが大きくな
るからである。このことからして、直列抵抗が低
い場合には距離ｄをあまり小さく選定してはなら
ない。
トランジスタのチヤンネルが位置する主表面２と
埋込み層１８との間における半導体領域３の比較
的弱いドープ部分の電流が遭遇する広がり抵抗に
よつて決定される。なお、電流が大きい場合には
斯かる直列抵抗が極めて大きくなり得る。その理
由は、この場合には電圧勾配が大きくなるため、
pn接合８間の逆電圧が増大し、従つて、これら
のpn接合８に関連する空乏層の厚さが大きくな
るからである。このことからして、直列抵抗が低
い場合には距離ｄをあまり小さく選定してはなら
ない。
pn接合８の降服電圧を高くするには、第１区
域５におけるドーピング濃度だけでなく、半導体
領域３と上側の絶縁層との間の界面の品質や、こ
の絶縁層内に入り込む電荷量や、外側端縁７付近
のpn接合８の彎曲度なども特に重要なものとな
る。半導体表面での降服又はpn接合８の彎曲度
による降服の双方又はこれら降服のいずれか一方
をなくすために、サブ構体５，６はpn接合８の
降服が生ずる前にこれらのpn接合間の逆電圧を
高めて、pn接合８に関連する２つの空乏層領域
が互いに横方向にて交わるような短い相対距離ｄ
で配置する。
域５におけるドーピング濃度だけでなく、半導体
領域３と上側の絶縁層との間の界面の品質や、こ
の絶縁層内に入り込む電荷量や、外側端縁７付近
のpn接合８の彎曲度なども特に重要なものとな
る。半導体表面での降服又はpn接合８の彎曲度
による降服の双方又はこれら降服のいずれか一方
をなくすために、サブ構体５，６はpn接合８の
降服が生ずる前にこれらのpn接合間の逆電圧を
高めて、pn接合８に関連する２つの空乏層領域
が互いに横方向にて交わるような短い相対距離ｄ
で配置する。
本発明によれば、３個以上の第１区域５によつ
て囲まれる中間スペースの個所における格子状部
分１２の主表面２に第２導電型の他の表面区域２
０を設け、さらにこれらの表面区域上の導電層１
４にはそれらの表面区域の端縁２８によつて示さ
れる開口をあける。開口２８の寸法は上記表面区
域２０の横方向の大きさに一致させる。さらに、
上記他の表面区域２０には第１区域５とは反対
に、斯かる表面区域２０の内側に位置し、且つそ
の表面区域２０に接続される第１導電型の区域を
形成しないようにする。
て囲まれる中間スペースの個所における格子状部
分１２の主表面２に第２導電型の他の表面区域２
０を設け、さらにこれらの表面区域上の導電層１
４にはそれらの表面区域の端縁２８によつて示さ
れる開口をあける。開口２８の寸法は上記表面区
域２０の横方向の大きさに一致させる。さらに、
上記他の表面区域２０には第１区域５とは反対
に、斯かる表面区域２０の内側に位置し、且つそ
の表面区域２０に接続される第１導電型の区域を
形成しないようにする。
Ｐ−形の他の表面区域２０は半導体領域３とで
pn接合２９を形成し、このpn接合を第１図の平
面図ではゲート電極１４における他の開口の縁部
２８と同じ線で示してある。実際上、主表面２に
位置するpn接合２９の端部は縁部２８を形成す
る。
pn接合２９を形成し、このpn接合を第１図の平
面図ではゲート電極１４における他の開口の縁部
２８と同じ線で示してある。実際上、主表面２に
位置するpn接合２９の端部は縁部２８を形成す
る。
区域２０に電気的な結線部を設けなくても、こ
れらの区域は半導体領域３の空乏層化部分の等電
位線を平坦で殆ど曲つていない形態とする助力を
し、このためにpn接合８は速く降服しなくなる。
Ｐ−形領域が電気的にフローテイングしている場
合には、pn接合２９間に殆ど逆電圧が発生しな
くなる。フローテイングしている他の表面領域２
０の電位は、半導体領域３内のpn接合８に最も
近いpn接合２９の部分に生ずる電位にほぼ等し
くなる。
れらの区域は半導体領域３の空乏層化部分の等電
位線を平坦で殆ど曲つていない形態とする助力を
し、このためにpn接合８は速く降服しなくなる。
Ｐ−形領域が電気的にフローテイングしている場
合には、pn接合２９間に殆ど逆電圧が発生しな
くなる。フローテイングしている他の表面領域２
０の電位は、半導体領域３内のpn接合８に最も
近いpn接合２９の部分に生ずる電位にほぼ等し
くなる。
実際上、規則的に配列されるサブ構体５，６の
多数のパターンでは、２個の隣接するサブ構体
５，６間の相対距離ｄを十分に大きくするか、又
は他の表面領域２０を用いることにより十分に拡
張せしめて、３個以上のサブ構体５，６によつて
囲まれる中間スペースに、大きさが各サブ構体
５，６に用いられる最小サブパターンに一致する
表面区域を配置し得るようにすることができるこ
とを確めた。本例では最小サブパターンを内側端
縁１１によつて制御される第１区域５の中央部分
とする。一辺の長さが約6μｍの同様な方形表面
区域は、距離ｄが約12.75μｍ以上の場合、その方
形表面区域がまわりのサブ構体５，６から6μｍ
の距離以上離間するように４個の方形サブ構体
５，６間の中間スペースに予じめ形成することが
できる。この場合の方形表面区域はサブ構体５，
６に対して第１図に方形２１で示すように位置す
る。
多数のパターンでは、２個の隣接するサブ構体
５，６間の相対距離ｄを十分に大きくするか、又
は他の表面領域２０を用いることにより十分に拡
張せしめて、３個以上のサブ構体５，６によつて
囲まれる中間スペースに、大きさが各サブ構体
５，６に用いられる最小サブパターンに一致する
表面区域を配置し得るようにすることができるこ
とを確めた。本例では最小サブパターンを内側端
縁１１によつて制御される第１区域５の中央部分
とする。一辺の長さが約6μｍの同様な方形表面
区域は、距離ｄが約12.75μｍ以上の場合、その方
形表面区域がまわりのサブ構体５，６から6μｍ
の距離以上離間するように４個の方形サブ構体
５，６間の中間スペースに予じめ形成することが
できる。この場合の方形表面区域はサブ構体５，
６に対して第１図に方形２１で示すように位置す
る。
本例で距離ｄを約16μｍとすると、一辺の長さ
が10〜11μｍの方形表面区域２２も中間スペース
に形成することができる。サブ構体５，６に対し
て回転しないように配列される正八角形２３、正
六角形２４又は一辺の長さが約7.5μｍの方形２５
の如き他の形状の表面区域を利用することもでき
る。
が10〜11μｍの方形表面区域２２も中間スペース
に形成することができる。サブ構体５，６に対し
て回転しないように配列される正八角形２３、正
六角形２４又は一辺の長さが約7.5μｍの方形２５
の如き他の形状の表面区域を利用することもでき
る。
上述したような他の表面区域２０の形状及び位
置は、まわりの各サブ構体５，６からｄ／２以上
の距離の所に位置する主表面２におけるすべての
点を囲む中間スペースを最大限に利用し得るよう
に選定するのが好適である。しかし、この場合に
表面区域２０を形成するのに用いるマスク開口
は、使用する写真平板法により主として決定され
るまわりのサブ構体５，６から少なくとも最小離
間距離のすべての個所に位置させる必要がある。
一般に、斯かる最小マスク寸法は、第２区域６を
ドーピングする際に第１区域５の中央部分をマス
クするマスクの部分にも用いられる。
置は、まわりの各サブ構体５，６からｄ／２以上
の距離の所に位置する主表面２におけるすべての
点を囲む中間スペースを最大限に利用し得るよう
に選定するのが好適である。しかし、この場合に
表面区域２０を形成するのに用いるマスク開口
は、使用する写真平板法により主として決定され
るまわりのサブ構体５，６から少なくとも最小離
間距離のすべての個所に位置させる必要がある。
一般に、斯かる最小マスク寸法は、第２区域６を
ドーピングする際に第１区域５の中央部分をマス
クするマスクの部分にも用いられる。
他の開口及び他の表面区域２０の端縁２８の形
状は、開口２７及びサブ構体５，６のパターンに
対してほぼ相補的とするのが好適である。このこ
とは、前述した中間スペースがほぼ直線的な部分
によつて限定される開口によりアプローチされる
ことを意味する。第１図に示した例では、規則的
に配列する方形開口２７の相補形状を、この開口
２７に対して45の角度にわたつて回転させる方形
とする。
状は、開口２７及びサブ構体５，６のパターンに
対してほぼ相補的とするのが好適である。このこ
とは、前述した中間スペースがほぼ直線的な部分
によつて限定される開口によりアプローチされる
ことを意味する。第１図に示した例では、規則的
に配列する方形開口２７の相補形状を、この開口
２７に対して45の角度にわたつて回転させる方形
とする。
従つて、第１図の方形表面区域２１及び２２は
開口２７に対して相補形状を成している。
開口２７に対して相補形状を成している。
或る列に配列される方形開口が、その開口の一
辺の長さの半分と、相対離間距離ｄの長さの半分
との和の長さに等しい距離だけ上記列方向にて隣
接列の方形開口に対して変位されるような方形開
口２７の規則的な配列パターンの場合の相補形状
は三角形となる。
辺の長さの半分と、相対離間距離ｄの長さの半分
との和の長さに等しい距離だけ上記列方向にて隣
接列の方形開口に対して変位されるような方形開
口２７の規則的な配列パターンの場合の相補形状
は三角形となる。
一部を第３図に示してあるような第２の実施例
に用いられる六角サブ構体５，６における相補形
状も三角形である。この例では、Ｐ−形の他の表
面区域２０を一辺の長さが約11μｍの三角形２６
によつて示してある。それ以外はこの第３図では
第１図に用いたと同じ符号を付して示してある。
実際上、内側縁部１１によつて制限されるサブ構
体５，６の六角形の中央部における２つの互いに
対向する平行な辺間の距離は約6μｍとする。六
角形１１と１７の平行な辺間の最短距離は約3μ
ｍとし、六角形１７と２７の平行な辺間の最短距
離は約5μｍとする。本例では２つの隣接する開
口２７間の最短距離を16μｍとする。
に用いられる六角サブ構体５，６における相補形
状も三角形である。この例では、Ｐ−形の他の表
面区域２０を一辺の長さが約11μｍの三角形２６
によつて示してある。それ以外はこの第３図では
第１図に用いたと同じ符号を付して示してある。
実際上、内側縁部１１によつて制限されるサブ構
体５，６の六角形の中央部における２つの互いに
対向する平行な辺間の距離は約6μｍとする。六
角形１１と１７の平行な辺間の最短距離は約3μ
ｍとし、六角形１７と２７の平行な辺間の最短距
離は約5μｍとする。本例では２つの隣接する開
口２７間の最短距離を16μｍとする。
第３図の例は幾何学的な形状は別として、構成
上の組成は第１及び２図の例の組成と等しくす
る。
上の組成は第１及び２図の例の組成と等しくす
る。
なお、適当なパターンに関する例により上述し
た寸法の数値はマスク寸法に対応することは明ら
かである。実際の半導体装置における対応する寸
法は、特にアンダーエツチング又は横方向拡散が
生ずることからして僅かにずらすことができる。
さらに、これまで許容し得ると認められて使用し
たパターンの最小寸法は関連するデイテールの形
状に依存し得るものである。方形開口又は方形ス
ポツトの最小辺の長さが例えば6μｍの場合には、
約4μｍ×10μｍの長方形デイテールでも差支えな
いことが屡々ある。双方のデイテールを整合さ
せ、且つこれらをゲート電極における隣接する開
口間の約6μｍの最短距離で使用することができ
る。同じ方法を用いる場合には、例えば最小の正
八角形の平行な辺間の距離を約7μｍとすること
ができる。主として、使用する開口はこれら開口
の対向配置される辺間を結ぶ距離の寸法により特
徴付けることができる。方形開口の場合、斯かる
特性断面寸法は辺の長さに等しく、その寸法は例
えば長方形の場合には、その長方形とほぼ同じ表
面積を有する方形の辺の長さにほぼ等しくする。
た寸法の数値はマスク寸法に対応することは明ら
かである。実際の半導体装置における対応する寸
法は、特にアンダーエツチング又は横方向拡散が
生ずることからして僅かにずらすことができる。
さらに、これまで許容し得ると認められて使用し
たパターンの最小寸法は関連するデイテールの形
状に依存し得るものである。方形開口又は方形ス
ポツトの最小辺の長さが例えば6μｍの場合には、
約4μｍ×10μｍの長方形デイテールでも差支えな
いことが屡々ある。双方のデイテールを整合さ
せ、且つこれらをゲート電極における隣接する開
口間の約6μｍの最短距離で使用することができ
る。同じ方法を用いる場合には、例えば最小の正
八角形の平行な辺間の距離を約7μｍとすること
ができる。主として、使用する開口はこれら開口
の対向配置される辺間を結ぶ距離の寸法により特
徴付けることができる。方形開口の場合、斯かる
特性断面寸法は辺の長さに等しく、その寸法は例
えば長方形の場合には、その長方形とほぼ同じ表
面積を有する方形の辺の長さにほぼ等しくする。
本発明にとつては、サブ構体の端縁及び他の表
面区域２０の端縁をいずれもゲート電極１４にお
ける開口２７及び２８によつて決定することが重
要なことである。これらの開口は同じ処理工程中
で、しかも同じマスクで得ることができる。これ
がため、サブ構体５，６と他の表面区域２０との
間の最短距離は前述した最小距離に等しくするこ
とができ、この最短距離の起生し得る変動分（こ
れは製造中に使用される種々のマスクが理想的に
配列されないことにより生ずる）はこの場合考慮
しないで済む。
面区域２０の端縁をいずれもゲート電極１４にお
ける開口２７及び２８によつて決定することが重
要なことである。これらの開口は同じ処理工程中
で、しかも同じマスクで得ることができる。これ
がため、サブ構体５，６と他の表面区域２０との
間の最短距離は前述した最小距離に等しくするこ
とができ、この最短距離の起生し得る変動分（こ
れは製造中に使用される種々のマスクが理想的に
配列されないことにより生ずる）はこの場合考慮
しないで済む。
他の表面区域２０の上方に位置するゲート電極
１４における各開口２８の寸法は、方形１１及び
２１の場合のように、サブ構体５，６の中央部分
と少なくともほぼ同じ大きさとし、且つこれら開
口２８の大きさを最大でも、これらの各開口２８
と隣接サブ構体５，６を囲むゲート電極１４の端
縁との間の距離が、少なくともサブ構体５，６の
中央部分特有の特性最小寸法、主として断面寸法
に一致するような大きさとするのが好適である。
１４における各開口２８の寸法は、方形１１及び
２１の場合のように、サブ構体５，６の中央部分
と少なくともほぼ同じ大きさとし、且つこれら開
口２８の大きさを最大でも、これらの各開口２８
と隣接サブ構体５，６を囲むゲート電極１４の端
縁との間の距離が、少なくともサブ構体５，６の
中央部分特有の特性最小寸法、主として断面寸法
に一致するような大きさとするのが好適である。
主としてサブ構体５，６は互いに等しくし、且
つ正多角形とする。しかし、サブ構体５，６はト
ポグラフイ形状とすることもできる。
つ正多角形とする。しかし、サブ構体５，６はト
ポグラフイ形状とすることもできる。
他の表面区域２０はサブ構体５，６によつて囲
まれる中間スペースにフイツトする相当小さな表
面区域とすることができるため、上記他の表面区
域２０は主表面２に殆ど追加の領域を必要としな
い。実際上、所要に応じ表面区域２０は製造に用
いる技法で実現し得る最小寸法とすることができ
る。これに関連し、他の表面区域２０には主表面
２に位置する電気結線部を設ける必要がないた
め、表面区域２０の上方に接点窓を設ける必要が
なくなることが重要なことである。つまり、ドー
ピング窓を設ければ十分である。ゲート電極とし
て作用する導電層１４における他の開口２８は、
第１区域５の上方に位置する斯かる導電層１４に
おける２つの隣接する開口２７間の最短距離ｄよ
りも短い特性断面寸法を有するようにするのが好
適である。第１図の例では最大開口２８、方形２
２及び八角形２３が約11μｍの特性断面寸法を有
し、また距離ｄが約16μｍの寸法を有している。
まれる中間スペースにフイツトする相当小さな表
面区域とすることができるため、上記他の表面区
域２０は主表面２に殆ど追加の領域を必要としな
い。実際上、所要に応じ表面区域２０は製造に用
いる技法で実現し得る最小寸法とすることができ
る。これに関連し、他の表面区域２０には主表面
２に位置する電気結線部を設ける必要がないた
め、表面区域２０の上方に接点窓を設ける必要が
なくなることが重要なことである。つまり、ドー
ピング窓を設ければ十分である。ゲート電極とし
て作用する導電層１４における他の開口２８は、
第１区域５の上方に位置する斯かる導電層１４に
おける２つの隣接する開口２７間の最短距離ｄよ
りも短い特性断面寸法を有するようにするのが好
適である。第１図の例では最大開口２８、方形２
２及び八角形２３が約11μｍの特性断面寸法を有
し、また距離ｄが約16μｍの寸法を有している。
使用する方法に応じて、第２導電型を得るため
のドーピング不純物だけを斯かるドーピング窓を
経て供給するか、又は第１導電型を得るための他
のドーピング不純物を表面区域２０に第２区域６
を形成するのと同時に供給することができる。主
表面２の内の導電層１４における他の開口の端縁
２８の内側に位置する部分のすべてには絶縁層１
５を被覆し、これにより例えば導電層１６を主表
面２の上記部分から分離させるのが好適である。
のドーピング不純物だけを斯かるドーピング窓を
経て供給するか、又は第１導電型を得るための他
のドーピング不純物を表面区域２０に第２区域６
を形成するのと同時に供給することができる。主
表面２の内の導電層１４における他の開口の端縁
２８の内側に位置する部分のすべてには絶縁層１
５を被覆し、これにより例えば導電層１６を主表
面２の上記部分から分離させるのが好適である。
直列抵抗を所望な低い値とすることに関連し
て、第１区域５の上方に位置し、且つゲート電極
として作用する導電層１４に設けられる２個の隣
接する開口２７間の最大距離は、開口２７の中央
部に存在する絶縁層１５の中央に位置する開口１
７の特性断面寸法よりも大きくし、斯かる開口１
７内では第２導電層１６が第１区域の中央部分及
び第２区域６に隣接し、且つこれらの区域に接続
されるようにする。第１図の例では、距離ｄを
16μｍとし、方形開口の特性断面寸法を約12μｍ
とする。
て、第１区域５の上方に位置し、且つゲート電極
として作用する導電層１４に設けられる２個の隣
接する開口２７間の最大距離は、開口２７の中央
部に存在する絶縁層１５の中央に位置する開口１
７の特性断面寸法よりも大きくし、斯かる開口１
７内では第２導電層１６が第１区域の中央部分及
び第２区域６に隣接し、且つこれらの区域に接続
されるようにする。第１図の例では、距離ｄを
16μｍとし、方形開口の特性断面寸法を約12μｍ
とする。
トランジスタを満足に動作させる上で重要なこ
とは、中間スペースが半導体構体によつて全体的
又は部分的に占められ、斯かる半導体構造が半導
体領域３と共にpn接合２９を形成して、pn接合
８に関連する空乏層領域が蔽えぎられたり、互い
に合体したりするようにすることである。従つ
て、一層良好な電界分布が得られ、この場合の等
電位線は殆ど曲がらず、その形状は相対的に分離
した部分で構成されるものでない平坦なpn接合
の場合に見られる形状に一層正確に対応する。
とは、中間スペースが半導体構体によつて全体的
又は部分的に占められ、斯かる半導体構造が半導
体領域３と共にpn接合２９を形成して、pn接合
８に関連する空乏層領域が蔽えぎられたり、互い
に合体したりするようにすることである。従つ
て、一層良好な電界分布が得られ、この場合の等
電位線は殆ど曲がらず、その形状は相対的に分離
した部分で構成されるものでない平坦なpn接合
の場合に見られる形状に一層正確に対応する。
電界分布の改善により、相対距離ｄを決定する
上での前述した折衷策は好都合な方向に向けられ
る。また、中間スペースの領域にて発生するpn
接合８の降服を回避させることができる。
上での前述した折衷策は好都合な方向に向けられ
る。また、中間スペースの領域にて発生するpn
接合８の降服を回避させることができる。
実際上、pn接合８の降服は最初にサブ構体５，
６のパターンの縁部で発生する。最外側のサブ構
体５，６により決まるこのパターンの縁部が不規
則な形状にならないようにするために、サブ構体
のパターンを、環状のサブ構体であつてその内側
ではトランジスタとして作動すると共にサブ構体
５，６のパターンの不規則な縁部にできるだけ精
密に追従する環状サブ構体で囲む場合が多い。こ
の場合、この環状サブ構体はこの内側端縁に沿つ
てゲート電極１４に隣接すると共に環状の第２区
域６もこの内側端縁に沿つて第１環状区域５内に
存在させる。この環状サブ構体の外側端縁は一層
強い丸みを持つた形にすることができ、この場合
にはこの外側端縁に沿つて第２区域６を形成しな
いで、ここで導電層１６をサブ構体５，６に接続
することができる。
６のパターンの縁部で発生する。最外側のサブ構
体５，６により決まるこのパターンの縁部が不規
則な形状にならないようにするために、サブ構体
のパターンを、環状のサブ構体であつてその内側
ではトランジスタとして作動すると共にサブ構体
５，６のパターンの不規則な縁部にできるだけ精
密に追従する環状サブ構体で囲む場合が多い。こ
の場合、この環状サブ構体はこの内側端縁に沿つ
てゲート電極１４に隣接すると共に環状の第２区
域６もこの内側端縁に沿つて第１環状区域５内に
存在させる。この環状サブ構体の外側端縁は一層
強い丸みを持つた形にすることができ、この場合
にはこの外側端縁に沿つて第２区域６を形成しな
いで、ここで導電層１６をサブ構体５，６に接続
することができる。
必要に応じ、規則正しいサブ構体のパターンと
このパターンを仕上げる環状のサブ構体との間の
任意の中間スペースを他の表面区域２０で満たす
こともできる。
このパターンを仕上げる環状のサブ構体との間の
任意の中間スペースを他の表面区域２０で満たす
こともできる。
上述の環状構体の一層強い丸みを持つた外側端
縁におけるpn接合８の降服を一層強く抑制する
必要がある場合に限り、例えば、環状のサブ構体
の第１区域５と直接接合すると共に第１区域５内
を通る、第２導電型の一層低濃度の環状領域及
び／又は電気的に接続してない第２導電型の１個
以上のリングを主表面２に、半導体領域３内の環
状サブ構体から所定の距離に形成することができ
る。表面区域を所定の距離の位置で囲む斯る環状
浮動領域は既知のように表面区域を限界するpn
接合に印加される逆電圧の一部を吸収するため、
半導体表面に沿つて降服が起らず、またこの降服
は高い逆電圧のときにのみ起るようになる。
縁におけるpn接合８の降服を一層強く抑制する
必要がある場合に限り、例えば、環状のサブ構体
の第１区域５と直接接合すると共に第１区域５内
を通る、第２導電型の一層低濃度の環状領域及
び／又は電気的に接続してない第２導電型の１個
以上のリングを主表面２に、半導体領域３内の環
状サブ構体から所定の距離に形成することができ
る。表面区域を所定の距離の位置で囲む斯る環状
浮動領域は既知のように表面区域を限界するpn
接合に印加される逆電圧の一部を吸収するため、
半導体表面に沿つて降服が起らず、またこの降服
は高い逆電圧のときにのみ起るようになる。
上述の半導体装置は例えば次のように製造する
ことができる。例えば約30〜40Ω・cmの固有抵抗
を有するｐ型シリコン基板の主表面に、不純物を
通常の方法でドープして１個以上の埋込層１８を
設ける。この不純物は例えば約３・1015原子／cm2
のドーズ量のSbとすることができる。次に、約
20μｍの厚さで約5Ω・cmの固有抵抗を有するｎ型
エピタキシヤル層を前記主表面上に設ける。この
エピタキシヤル層を通常の方法、例えばｐ型分離
拡散により互に分離された島に細分する。必要に
応じ、島内には一層高い不純物濃度の深いｎ型接
点区域を設け、これら接点区域はエピタキシヤル
層の自由主表面から略々埋込層まで或は埋込層内
まで延在させるのが好適である。
ことができる。例えば約30〜40Ω・cmの固有抵抗
を有するｐ型シリコン基板の主表面に、不純物を
通常の方法でドープして１個以上の埋込層１８を
設ける。この不純物は例えば約３・1015原子／cm2
のドーズ量のSbとすることができる。次に、約
20μｍの厚さで約5Ω・cmの固有抵抗を有するｎ型
エピタキシヤル層を前記主表面上に設ける。この
エピタキシヤル層を通常の方法、例えばｐ型分離
拡散により互に分離された島に細分する。必要に
応じ、島内には一層高い不純物濃度の深いｎ型接
点区域を設け、これら接点区域はエピタキシヤル
層の自由主表面から略々埋込層まで或は埋込層内
まで延在させるのが好適である。
こうして得られた慣例の構造の半導体本体を集
積回路として必要なスイツチング素子を島内に形
成する後続の処理工程の出発材料として使用す
る。
積回路として必要なスイツチング素子を島内に形
成する後続の処理工程の出発材料として使用す
る。
本発明半導体装置は集積回路にする必要はな
く、例えば単一のパワートランジスタの形態にす
ることもできる。この場合には、上述の半導体本
体の代りに上述のｎ型エピタキシヤル層が設けら
れた高濃度ｎ型基板から成る本体を使用すること
ができる。この場合にはｐ型分離区域及び深いｎ
型接点区域を得る処理工程は必要ない。
く、例えば単一のパワートランジスタの形態にす
ることもできる。この場合には、上述の半導体本
体の代りに上述のｎ型エピタキシヤル層が設けら
れた高濃度ｎ型基板から成る本体を使用すること
ができる。この場合にはｐ型分離区域及び深いｎ
型接点区域を得る処理工程は必要ない。
エピタキシヤル層の自由表面は最終的に得るべ
き装置の主表面を構成する。ここでこの主表面の
少くとも電界効果トランジスタに予定された部分
から全ての酸化物を除去する。次いで熱酸化によ
り新しい酸化層を設ける。この酸化層は約100nm
の厚さとすることができる。この酸化層上に約
0.5μｍの厚さを有する多結晶シリコン層を設け
る。シリコン層にはその堆積中又は後に通常の方
法でリンをドープすることができる。このシリコ
ン層によりゲート電極１４を得る。この目的のた
めに、例えば通常のホトラツカーから成るマスク
層を設け、これにゲート電極に必要なパターンを
結像する。本発明においてはこのパターンはサブ
構体５，６により占められる第１の開口２７と、
他の表面区域２０により占められる小さな第２の
開口２８も具えるものとする。第１開口２７は規
則正しく配置し、第２開口２８は３個以上の第１
開口２７により囲まれた中間スペース内に配置す
る。このパターンの形成後に、エツチング処理を
行ない、シリコン層の余分の部分を除去し、少く
とも電界効果トランジスタに対してはゲート電極
１４のみを残存させる。ゲート電極１４で覆われ
ていない薄い酸化層の部分も除去されるため、こ
の酸化層の部分１３のみが残存する。
き装置の主表面を構成する。ここでこの主表面の
少くとも電界効果トランジスタに予定された部分
から全ての酸化物を除去する。次いで熱酸化によ
り新しい酸化層を設ける。この酸化層は約100nm
の厚さとすることができる。この酸化層上に約
0.5μｍの厚さを有する多結晶シリコン層を設け
る。シリコン層にはその堆積中又は後に通常の方
法でリンをドープすることができる。このシリコ
ン層によりゲート電極１４を得る。この目的のた
めに、例えば通常のホトラツカーから成るマスク
層を設け、これにゲート電極に必要なパターンを
結像する。本発明においてはこのパターンはサブ
構体５，６により占められる第１の開口２７と、
他の表面区域２０により占められる小さな第２の
開口２８も具えるものとする。第１開口２７は規
則正しく配置し、第２開口２８は３個以上の第１
開口２７により囲まれた中間スペース内に配置す
る。このパターンの形成後に、エツチング処理を
行ない、シリコン層の余分の部分を除去し、少く
とも電界効果トランジスタに対してはゲート電極
１４のみを残存させる。ゲート電極１４で覆われ
ていない薄い酸化層の部分も除去されるため、こ
の酸化層の部分１３のみが残存する。
必要に応じ、この製造段階においてホトラツカ
ーマスクを用いてホウ素を注入して、環状構体の
外側部分に隣接して降服電圧を増大する前述の比
較的低い不純物濃度領域を設けることができる。
この低濃度領域は例えば８〜12kΩ／□のシート
抵抗値を有するものとすることができる。次に、
電界効果トランジスタのサイズの開口を有する新
しいホトラツカーマスクを設ける。このマスクは
環状サブ構体５，６の第１区域５の外縁を限界す
るためのものである。この開口を通してホウ素を
半導体本体内に注入して第１区域５及び他の表面
区域２０を形成する。この際ホトラツカーマスク
に加えてゲート電極１４もこのドーピング処理の
マスクとして作用する。ドーズ量は例えば約1014
原子／cm2とし、得られる不純物添加半導体区域５
及び２０のシート抵抗値は例えば300Ω／□とす
る。
ーマスクを用いてホウ素を注入して、環状構体の
外側部分に隣接して降服電圧を増大する前述の比
較的低い不純物濃度領域を設けることができる。
この低濃度領域は例えば８〜12kΩ／□のシート
抵抗値を有するものとすることができる。次に、
電界効果トランジスタのサイズの開口を有する新
しいホトラツカーマスクを設ける。このマスクは
環状サブ構体５，６の第１区域５の外縁を限界す
るためのものである。この開口を通してホウ素を
半導体本体内に注入して第１区域５及び他の表面
区域２０を形成する。この際ホトラツカーマスク
に加えてゲート電極１４もこのドーピング処理の
マスクとして作用する。ドーズ量は例えば約1014
原子／cm2とし、得られる不純物添加半導体区域５
及び２０のシート抵抗値は例えば300Ω／□とす
る。
次に、各第１区域５の中心部を覆う新しいホト
ラツカーマスクを設ける。次いで、各サブ構体の
中心部に一辺が約6nmの略々方形のホトラツカー
領域を設ける。環状サブ構体５，６の環状第２区
域の外側に位置する表面部もホトラツカーで覆わ
れたままとする。必ずしも必要ないが、ゲート電
極１４の第２開口もホトラツカーで覆うのが好適
である。次に、リンを例えば約５・1015原子／cm2
のドーズ量で注入する。このドーピングにより第
２区域６が形成され、その内縁１１はホトラツカ
ーマスクにより決まり、その外縁９は第１区域５
の第１外縁７を限界したゲート電極１４の同じ外
縁２７により決まる。
ラツカーマスクを設ける。次いで、各サブ構体の
中心部に一辺が約6nmの略々方形のホトラツカー
領域を設ける。環状サブ構体５，６の環状第２区
域の外側に位置する表面部もホトラツカーで覆わ
れたままとする。必ずしも必要ないが、ゲート電
極１４の第２開口もホトラツカーで覆うのが好適
である。次に、リンを例えば約５・1015原子／cm2
のドーズ量で注入する。このドーピングにより第
２区域６が形成され、その内縁１１はホトラツカ
ーマスクにより決まり、その外縁９は第１区域５
の第１外縁７を限界したゲート電極１４の同じ外
縁２７により決まる。
通常の如く、各注入処理後又は複数回の注入処
理後に高温度での熱処理を施こし、注入不純物を
半導体本体１内に一層深く拡散させる。多くの場
合、この拡散処理は酸化雰囲気中で行なわれる。
本例では、これらの処理後にpn接合８が主表面
２から約3μｍの深さに位置すると共にpn接合１
０が約1μｍの深さに位置する構体が得られるよ
うにした。
理後に高温度での熱処理を施こし、注入不純物を
半導体本体１内に一層深く拡散させる。多くの場
合、この拡散処理は酸化雰囲気中で行なわれる。
本例では、これらの処理後にpn接合８が主表面
２から約3μｍの深さに位置すると共にpn接合１
０が約1μｍの深さに位置する構体が得られるよ
うにした。
高温度での全ての処理の終了後に、埋込層７は
基板４とエピタキシヤル層との間の界面からエピ
タキシヤル層内に約7μｍの距離まで伸張するこ
とが確められた。比較的低濃度の領域３の残留厚
さは主表面２から測つて、まだ約13μｍある。
基板４とエピタキシヤル層との間の界面からエピ
タキシヤル層内に約7μｍの距離まで伸張するこ
とが確められた。比較的低濃度の領域３の残留厚
さは主表面２から測つて、まだ約13μｍある。
次に、約0.8μｍの厚さを有する酸化シリコンの
絶縁層１５を堆積することができる。
絶縁層１５を堆積することができる。
半導体装置を一層完全にするために、例えば約
80nmの厚さの窒化シリコン層と約2.5μｍの厚さ
の酸化シリコン層を絶縁層１５上に設けることが
できる。この２重層は図には示していない。
80nmの厚さの窒化シリコン層と約2.5μｍの厚さ
の酸化シリコン層を絶縁層１５上に設けることが
できる。この２重層は図には示していない。
この酸化シリコンと窒化シリコンの二重層に、
マスクを用いてトランジスタが占める全領域を
略々含む大きな開口をエツチングする。この開口
の縁は例えばトランジスタを緊密に囲む前述の環
状の低濃度ｐ型領域の上方に位置させて降服電圧
を増大させる。
マスクを用いてトランジスタが占める全領域を
略々含む大きな開口をエツチングする。この開口
の縁は例えばトランジスタを緊密に囲む前述の環
状の低濃度ｐ型領域の上方に位置させて降服電圧
を増大させる。
次に、上述のマスクを除去し、接点窓（それら
の縁を１７で示す）が設けられたラツカーマスク
を設ける。このラツカーマスクはゲート電極１４
の上方に位置する１個以上の窓も設ける。絶縁層
１５にこれら接点窓をエツチングし、ラツカーマ
スクを除去した後に、導電層を設けることができ
る。この導電層は例えば１％のシリコンを含むア
ルミニウムから成るものとすることができ、厚さ
は約2μｍとすることができる。導電層１６をエ
ツチングしてゲート電極に対する接続導体（図示
せず）及び島３に対する接続導体（図示せず）を
この導電層から得る。
の縁を１７で示す）が設けられたラツカーマスク
を設ける。このラツカーマスクはゲート電極１４
の上方に位置する１個以上の窓も設ける。絶縁層
１５にこれら接点窓をエツチングし、ラツカーマ
スクを除去した後に、導電層を設けることができ
る。この導電層は例えば１％のシリコンを含むア
ルミニウムから成るものとすることができ、厚さ
は約2μｍとすることができる。導電層１６をエ
ツチングしてゲート電極に対する接続導体（図示
せず）及び島３に対する接続導体（図示せず）を
この導電層から得る。
必要に応じ、斯くして得られた構体に、例えば
窒化シリコンの保護層（図示せず）を設け、この
保護層に適当な区域に開口を設けて半導体装置を
例えば通常の外囲器の部分に電気的に接続し得る
ようにすることもできる。
窒化シリコンの保護層（図示せず）を設け、この
保護層に適当な区域に開口を設けて半導体装置を
例えば通常の外囲器の部分に電気的に接続し得る
ようにすることもできる。
本発明は上述の実施例に限定されるものでな
く、多くの変形が可能である。例えば、前記シリ
コンの代りに、例えばゲルマニウム又はA〓−B〓
化合物のような他の半導体材料を使用することが
できる。絶縁層の材料としては前記酸化シリコン
の代りに窒化シリコン又はオキシニトライドシリ
コン又は酸化シリコンを用いることもできる。堆
積の代りに、絶縁層１５は多結晶シリコン層１４
を設けるときに熱成長により得ることもできる。
この場合には多結晶シリコン層１４の厚さを僅か
に大きくする必要がある。その理由はこの層の一
部分が熱成長の場合には酸化物に変換されるため
である。更に、前記各部の導電型は交換すること
ができる。
く、多くの変形が可能である。例えば、前記シリ
コンの代りに、例えばゲルマニウム又はA〓−B〓
化合物のような他の半導体材料を使用することが
できる。絶縁層の材料としては前記酸化シリコン
の代りに窒化シリコン又はオキシニトライドシリ
コン又は酸化シリコンを用いることもできる。堆
積の代りに、絶縁層１５は多結晶シリコン層１４
を設けるときに熱成長により得ることもできる。
この場合には多結晶シリコン層１４の厚さを僅か
に大きくする必要がある。その理由はこの層の一
部分が熱成長の場合には酸化物に変換されるため
である。更に、前記各部の導電型は交換すること
ができる。
第１区域５は上述のようにドーピングした端縁
領域に隣接して一層高濃度の中心部を有するもの
とすることができる。このようにすると、第１区
域５の直列抵抗を減少させることができ、その結
果として縦方向バイポーラトランジスタ効果が発
生する可能性を低減することができる。この場合
には高濃度中心部のために追加のドーピング処理
が必要になる。
領域に隣接して一層高濃度の中心部を有するもの
とすることができる。このようにすると、第１区
域５の直列抵抗を減少させることができ、その結
果として縦方向バイポーラトランジスタ効果が発
生する可能性を低減することができる。この場合
には高濃度中心部のために追加のドーピング処理
が必要になる。
上述の処理工程により及び必要に応じここに述
べていない追加の処理工程によりバイポーラトラ
ンジスタ、抵抗及びコンデンサのような他の通常
の回路素子を装置の他の部分（図示せず）に形成
することができる。
べていない追加の処理工程によりバイポーラトラ
ンジスタ、抵抗及びコンデンサのような他の通常
の回路素子を装置の他の部分（図示せず）に形成
することができる。
半導体本体１内の電界分布は、必要に応じ、絶
縁層上に位置し半導体装置の適当な電位点に接続
された導電電極により改善することができる。
縁層上に位置し半導体装置の適当な電位点に接続
された導電電極により改善することができる。
更に、ゲート電極１４の第１及び第２開口２７
及び２８が可能な最小相互間隔にある場合には他
の表面区域２０が横方向拡散により第２区域６に
部分的に接続してもよい。この場合には他の表面
区域２０は電気的に浮動にならないが、斯る接続
は半導体本体１内の電界分布に及ぼす他の表面区
域２０の所望の効果を失なうことはない。更に、
いずれにしても、他の表面区域２０の形成中に追
加の処理工程を必要とせず、その結果として種々
のマスクのアライメント誤差を中和するために主
表面２に追加の区域を予定する必要がないという
大きな利点は維持される。
及び２８が可能な最小相互間隔にある場合には他
の表面区域２０が横方向拡散により第２区域６に
部分的に接続してもよい。この場合には他の表面
区域２０は電気的に浮動にならないが、斯る接続
は半導体本体１内の電界分布に及ぼす他の表面区
域２０の所望の効果を失なうことはない。更に、
いずれにしても、他の表面区域２０の形成中に追
加の処理工程を必要とせず、その結果として種々
のマスクのアライメント誤差を中和するために主
表面２に追加の区域を予定する必要がないという
大きな利点は維持される。
他の表面区域２０の使用のためにサブ構体の相
互間隔を大きくして接点窓を他の表面区域２０内
に設けることができる場合には、他の表面区域２
０を第３導電層に接続することもできる。例え
ば、第１図の方形２２はその中に最小寸法の接点
窓を設けるのに丁度十分な大きさである。この第
３導電層は第２導電層１６と一体にして他の表面
区域２０が第２区域６に接続されるようにするの
が好適である。斯る電気接続も所期の効果に不所
望な影響を与えない。
互間隔を大きくして接点窓を他の表面区域２０内
に設けることができる場合には、他の表面区域２
０を第３導電層に接続することもできる。例え
ば、第１図の方形２２はその中に最小寸法の接点
窓を設けるのに丁度十分な大きさである。この第
３導電層は第２導電層１６と一体にして他の表面
区域２０が第２区域６に接続されるようにするの
が好適である。斯る電気接続も所期の効果に不所
望な影響を与えない。
他の表面区域２０にはこれら表面区域内に位置
する第１導電型の区域を設けないのが好適である
が、特にトランジスタをスイツチとして使用する
場合には斯るｎ型区域は不利益な効果を生じな
い。斯るｎ型区域がｐ型の他の表面区域２０内に
存在する場合にはこれらｎ型区域には開口２８内
の主表面及び絶縁層上に接続導体を設けないのが
好適である。トランジスタが導通状態において高
い動作電圧でも動作する場合には、前述したバイ
ポーラトランジスタ効果がｎ型区域が設けられた
他の表面区域２０内で起り得る。従つて、このよ
うに使用する予定のトランジスタは他の表面区域
２０にその中に位置する第１導電型の区域を設け
ないのが好適である。
する第１導電型の区域を設けないのが好適である
が、特にトランジスタをスイツチとして使用する
場合には斯るｎ型区域は不利益な効果を生じな
い。斯るｎ型区域がｐ型の他の表面区域２０内に
存在する場合にはこれらｎ型区域には開口２８内
の主表面及び絶縁層上に接続導体を設けないのが
好適である。トランジスタが導通状態において高
い動作電圧でも動作する場合には、前述したバイ
ポーラトランジスタ効果がｎ型区域が設けられた
他の表面区域２０内で起り得る。従つて、このよ
うに使用する予定のトランジスタは他の表面区域
２０にその中に位置する第１導電型の区域を設け
ないのが好適である。
閉路形状の第２区域６の代りに、２個以上の離
間部分から成る第２区域６を用いることもでき、
この場合にはこれら部分をこれら部分が相まつて
実際上閉路形状の区域を占めるように配置するの
が好適である。
間部分から成る第２区域６を用いることもでき、
この場合にはこれら部分をこれら部分が相まつて
実際上閉路形状の区域を占めるように配置するの
が好適である。
第１図は本発明半導体装置の１例を示す平面
図、第２図は第１図の−線上の断面図、第３
図は本発明半導体装置の他の例を示す平面図であ
る。 １…半導体本体、２…主表面、３…半導体領域
（ドレイン）、４…基板、５…第１区域、６…第２
区域（ソース）、７…第１外側端縁、８…pn接
合、９…第２外側端縁、１０…pn接合、１１…
内側端縁、１２…グリツド状部分（３）、１３…
絶縁層、１４…導電層、１５…絶縁層、１６…導
電層、１７…端縁、１８…埋込み層、１９…チヤ
ンネル領域、２０〜２６…表面区域、２７…開口
（端縁）、２８…端縁部、２９…pn接合。
図、第２図は第１図の−線上の断面図、第３
図は本発明半導体装置の他の例を示す平面図であ
る。 １…半導体本体、２…主表面、３…半導体領域
（ドレイン）、４…基板、５…第１区域、６…第２
区域（ソース）、７…第１外側端縁、８…pn接
合、９…第２外側端縁、１０…pn接合、１１…
内側端縁、１２…グリツド状部分（３）、１３…
絶縁層、１４…導電層、１５…絶縁層、１６…導
電層、１７…端縁、１８…埋込み層、１９…チヤ
ンネル領域、２０〜２６…表面区域、２７…開口
（端縁）、２８…端縁部、２９…pn接合。
Claims (1)
- 【特許請求の範囲】 １ 比較的わずかにドーピングした第１導電型の
半導体領域が隣接する主表面を有する半導体本体
を具える半導体装置であつて、前記の主表面には
前記の第１導電型とは反対の第２導電型の数個の
第１区域が隣接しており、これら第１区域は互い
に規則的な間隔で配置されているとともに前記の
半導体領域よりも浅い深さで前記の主表面から半
導体本体内に下方に延在しており、これら第１区
域の各々の内部に比較的多量にドーピングした第
１導電型の第２区域が設けられ、この第２区域は
半導体本体内で第１区域により半導体領域から分
離されており、各第１区域は第１外側端縁を有
し、各第２区域は第２外側端縁を有し、この第２
外側端縁は前記の主表面上で見て第１外側端縁の
内部に位置しており、第１および第２外側端縁の
相互距離はこれらの長さのほぼ全体に亘つてほぼ
等しくなつており、各第２区域はこれに隣接する
第１区域に接続されており、第１区域は主表面に
おいて半導体領域のほぼ対称的なグリツド状部分
によつて互いに分離されており、このグリツド状
部分は第１区域の各々を囲んでおり且つ主表面に
おいて絶縁層で被覆されており、この絶縁層は第
１外側端縁を越えて少くとも第２外側端縁まで延
在しており、この絶縁層上には、前記のグリツド
状部分によつて占められる主表面の少くとも一部
分を被覆するゲート電極として作用する導電層が
存在しており、この導電層は開口を有し、これら
の開口の寸法はこれらの開口の下方で半導体本体
中に位置する第１区域の横方向寸法に一致してい
る半導体装置において、３個以上の第１区域によ
つて囲まれた中間スペースの領域でグリツド状部
分内の主表面に第２導電型の他の表面区域を設
け、この他の表面区域の上方で前記の導電層に他
の開口をあけ、これら他の開口の寸法を前記の他
の表面区域の横方向寸法に一致させ、前記の他の
表面区域には、前記の第１区域とは相違して、こ
の他の表面区域内に位置してこの他の表面区域に
接続されている第１導電型の区域を設けないこと
を特徴とする半導体装置。 ２ 特許請求の範囲１記載の半導体装置におい
て、前記の第２区域は、主表面上で見てこの主表
面に隣接する第１区域の中央部分には存在させ
ず、前記の他の表面区域は主表面上で見て前記の
第１区域の中央部分と少くともほぼ同じ寸法とし
たことを特徴とする半導体装置。 ３ 特許請求の範囲２記載の半導体装置におい
て、前記の第２区域は主表面上で見て第１区域の
中央部分を囲む閉路形状となつていることを特徴
とする半導体装置。 ４ 特許請求の範囲２または３記載の半導体装置
において、ゲート電極として作用する導電層にあ
けた開口の中央に、絶縁層にあけた中央配置開口
を存在させ、この中央配置開口内で第１区域の中
央部分および第２区域に第２導電層を隣接させて
接続し、ゲート電極として作用する導電層内で第
１区域の上方に位置する２つの隣接の開口間の最
短距離を絶縁層内の前記の中央配置開口の特性断
面寸法よりも大きくしたことを特徴とする半導体
装置。 ５ 特許請求の範囲１〜４のいずれか１つに記載
の半導体装置において、前記の第１区域は主表面
上で見て正多角形の形状とし、ゲート電極として
作用する導電層中の前記の他の開口をこれらを囲
む前記の正多角形のパターンに対しほぼ相補を成
す形状としたことを特徴とする半導体装置。 ６ 特許請求の範囲１〜５のいずれか１つに記載
の半導体装置において、ゲート電極として作用す
る導電層中の前記の他の開口が、第１区域の上方
でこの導電層中に位置する２つの隣接の開口間の
最短距離よりも短かい特性断面寸法を有すること
を特徴とする半導体装置。 ７ 特許請求の範囲１〜６のいずれか１つに記載
の半導体装置において、前記の他の開口の端縁内
に位置する主表面の全部分が絶縁層で被覆されて
いることを特徴とする半導体装置。 ８ 特許請求の範囲１〜７のいずれか１つに記載
の半導体装置において、前記の他の表面区域に
は、この他の表面区域の内部に位置する第１導電
型の区域が設けられていないことを特徴とする半
導体装置。 ９ 特許請求の範囲７記載の半導体装置におい
て、前記の他の表面区域の内部には半導体本体中
でこの他の表面区域によつて囲まれている第１導
電型の表面区域が設けられていることを特徴とす
る半導体装置。 １０ 特許請求の範囲８記載の半導体装置におい
て、ゲート電極として作用する導電層中の前記の
他の開口の内部の主表面で、前記の他の表面区域
は、ゲート電極として作用する導電層から分離さ
れた第３導電層に隣接して接続されていることを
特徴とする半導体装置。 １１ 特許請求の範囲１０記載の半導体装置にお
いて、前記の第３導電層は第２区域に接続されて
いることを特徴とする半導体装置。
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