JP2001244479A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001244479A JP2001244479A JP2000053345A JP2000053345A JP2001244479A JP 2001244479 A JP2001244479 A JP 2001244479A JP 2000053345 A JP2000053345 A JP 2000053345A JP 2000053345 A JP2000053345 A JP 2000053345A JP 2001244479 A JP2001244479 A JP 2001244479A
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Abstract
(57)【要約】
【課題】 チップ面積が一定とい条件下において、オン
抵抗が小さく、高耐圧である半導体装置及びその半導体
装置の製造方法を提供することにある。 【解決手段】 ガードリング層をエピタキシャル成長層
の内部に組み込むことで、２段あるいは２段以上のガー
ドリングを配置することで、ガードリング本数を増や
し、高耐圧を維持しながらも、ガードリングに必要な面
積を小さくすることによって、オン抵抗に必要な面積を
大きくすることでオン抵抗を下げる。
抵抗が小さく、高耐圧である半導体装置及びその半導体
装置の製造方法を提供することにある。 【解決手段】 ガードリング層をエピタキシャル成長層
の内部に組み込むことで、２段あるいは２段以上のガー
ドリングを配置することで、ガードリング本数を増や
し、高耐圧を維持しながらも、ガードリングに必要な面
積を小さくすることによって、オン抵抗に必要な面積を
大きくすることでオン抵抗を下げる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、オン抵抗が低く、高耐圧で、
チップサイズを小さくできる静電誘導型トランジスタ
（以下、ＳＩＴと称する）及びＳＩＴの製造方法に関す
る。
の製造方法に関し、特に、オン抵抗が低く、高耐圧で、
チップサイズを小さくできる静電誘導型トランジスタ
（以下、ＳＩＴと称する）及びＳＩＴの製造方法に関す
る。
【０００２】
【従来の技術】図３及び図４は、従来のＳＩＴの製造工
程の一例を工程順に示したＳＩＴの断面図である。尚、
図３（ｄ）の次の工程は図４（ａ）であり、図４（ａ）
〜図４（ｄ）はその順に工程が進行していく。
程の一例を工程順に示したＳＩＴの断面図である。尚、
図３（ｄ）の次の工程は図４（ａ）であり、図４（ａ）
〜図４（ｄ）はその順に工程が進行していく。
【０００３】以下、図３及び図４を参照して従来のＳＩ
Ｔの製造工程を説明する。図３（ａ）に示すエピタキシ
ャル成長層工程では、ドレイン層である不純物密度が１
×１０ １８ｃｍ−３のＮ＋型シリコン基板１１の上に不
純物密度が１×１０１４ｃｍ− ３程度のＮ−の第１のエ
ピタキシャル層１２を約５０μｍ程度エピタキシャル成
長させる。
Ｔの製造工程を説明する。図３（ａ）に示すエピタキシ
ャル成長層工程では、ドレイン層である不純物密度が１
×１０ １８ｃｍ−３のＮ＋型シリコン基板１１の上に不
純物密度が１×１０１４ｃｍ− ３程度のＮ−の第１のエ
ピタキシャル層１２を約５０μｍ程度エピタキシャル成
長させる。
【０００４】図３（ｂ）に示すチャネルストップ形成工
程では、シリコン基板の表面に熱酸化により、ＳｉＯ２
膜を全面に形成させ、表面上についているＳｉＯ２膜に
一般的なフォトリソグラフィ法とエッチング手法によっ
てＳｉＯ２膜に開口部を形成せしめ、そのパターンニン
グされたＳｉＯ２膜を利用して、リンなどの拡散で形成
されるＮ＋のチャネルストップガードリング１３を形成
する。
程では、シリコン基板の表面に熱酸化により、ＳｉＯ２
膜を全面に形成させ、表面上についているＳｉＯ２膜に
一般的なフォトリソグラフィ法とエッチング手法によっ
てＳｉＯ２膜に開口部を形成せしめ、そのパターンニン
グされたＳｉＯ２膜を利用して、リンなどの拡散で形成
されるＮ＋のチャネルストップガードリング１３を形成
する。
【０００５】図３（ｃ）に示す第１列ガードリング形成
工程では、上記と同じようにシリコン基板の表面に熱酸
化により、ＳｉＯ２膜を全面に形成させ、表面上につい
ているＳｉＯ２膜に一般的なフォトリソグラフィ法とエ
ッチング手法によってＳｉＯ ２に開口部を形成せしめ、
そのパターンニングされたＳｉＯ２膜を利用して、ボロ
ンなどの拡散で形成される第１列目のＰ＋ガードリング
１４を複数本形成し（例として図では４本である。）、
第１列目のＰ＋ガードリング層が形成される。ここで、
ガードリングの配置は、ガードリングの本数と基板の不
純物密度とガードリングの拡散深さによって最適値が決
定される。
工程では、上記と同じようにシリコン基板の表面に熱酸
化により、ＳｉＯ２膜を全面に形成させ、表面上につい
ているＳｉＯ２膜に一般的なフォトリソグラフィ法とエ
ッチング手法によってＳｉＯ ２に開口部を形成せしめ、
そのパターンニングされたＳｉＯ２膜を利用して、ボロ
ンなどの拡散で形成される第１列目のＰ＋ガードリング
１４を複数本形成し（例として図では４本である。）、
第１列目のＰ＋ガードリング層が形成される。ここで、
ガードリングの配置は、ガードリングの本数と基板の不
純物密度とガードリングの拡散深さによって最適値が決
定される。
【０００６】図３（ｄ）に示すゲート形成工程では、上
記と同じようにシリコン基板の表面に熱酸化により、Ｓ
ｉＯ２膜を全面に形成させ、表面上についているＳｉＯ
２膜に一般的なフォトリソグラフィ法とエッチング手法
によってＳｉＯ２膜に開口部を形成せしめ、そのパター
ンニングされたＳｉＯ２膜を利用して、ボロンなどの拡
散でＰ＋のゲート１５を形成する。
記と同じようにシリコン基板の表面に熱酸化により、Ｓ
ｉＯ２膜を全面に形成させ、表面上についているＳｉＯ
２膜に一般的なフォトリソグラフィ法とエッチング手法
によってＳｉＯ２膜に開口部を形成せしめ、そのパター
ンニングされたＳｉＯ２膜を利用して、ボロンなどの拡
散でＰ＋のゲート１５を形成する。
【０００７】図４（ａ）に示すソースエピタキシャル成
長工程では、シリコン基板１２の表面に１×１０１５ｃ
ｍ−３などの不純物密度でＮ−の第２のエピタキシャル
成長層１６を約５μｍ程度形成する。ここで、チャネル
ストップ層１３と第１列目のＰ＋ガードリング層４及び
Ｐ＋ゲート５は第２のエピタキシャル成長層１６に埋め
込まれる。
長工程では、シリコン基板１２の表面に１×１０１５ｃ
ｍ−３などの不純物密度でＮ−の第２のエピタキシャル
成長層１６を約５μｍ程度形成する。ここで、チャネル
ストップ層１３と第１列目のＰ＋ガードリング層４及び
Ｐ＋ゲート５は第２のエピタキシャル成長層１６に埋め
込まれる。
【０００８】図４（ｂ）に示すゲート電極堀り出し工程
では、レジストや酸化膜などをマスクとしてドライエッ
チングやウエットエッチング手法により第２のエピタキ
シャル成長層１６をエッチングしてＰ＋ゲート層の外
周、第１列目のＰ＋ガードリング１４が複数本形成され
てなる第１列目のＰ＋ガードリング層、チャネルストッ
プ層１３を表面に出す。エッチングにより加工された第
２のエピタキシャル成長層１６をエピタキシャル成長層
１６′とする。
では、レジストや酸化膜などをマスクとしてドライエッ
チングやウエットエッチング手法により第２のエピタキ
シャル成長層１６をエッチングしてＰ＋ゲート層の外
周、第１列目のＰ＋ガードリング１４が複数本形成され
てなる第１列目のＰ＋ガードリング層、チャネルストッ
プ層１３を表面に出す。エッチングにより加工された第
２のエピタキシャル成長層１６をエピタキシャル成長層
１６′とする。
【０００９】図４（ｃ）に示すゲート電極形成工程で
は、エッチングされたエピタキシャル成長層１６′の側
壁、及びＰ＋ゲート層１５の外周のみにＰ＋のボロンの
拡散を行う。前記第１列目のＰ＋ガードリング層、及
び、チャネルストップ層１３はＰ ＋拡散が行われないよ
うに酸化膜等でマスクをしておく。ここで表面に出され
たＰ＋ゲート層をゲート電極層１５′とする。
は、エッチングされたエピタキシャル成長層１６′の側
壁、及びＰ＋ゲート層１５の外周のみにＰ＋のボロンの
拡散を行う。前記第１列目のＰ＋ガードリング層、及
び、チャネルストップ層１３はＰ ＋拡散が行われないよ
うに酸化膜等でマスクをしておく。ここで表面に出され
たＰ＋ゲート層をゲート電極層１５′とする。
【００１０】図４（ｄ）に示すソース形成工程では、シ
リコン基板の表面に熱酸化により、ＳｉＯ２膜を全面に
形成させ、表面上についているＳｉＯ２膜に一般的なフ
ォトリソグラフィ法とエッチング手法によってＳｉＯ２
膜に開口部を形成せしめ、そのパターンニングされたＳ
ｉＯ２膜を利用して、リンなどの拡散でＮ＋のソース1
７を形成する。以上で、従来の埋め込みゲート型ガード
リング方式のＳＩＴの概要が完成する。
リコン基板の表面に熱酸化により、ＳｉＯ２膜を全面に
形成させ、表面上についているＳｉＯ２膜に一般的なフ
ォトリソグラフィ法とエッチング手法によってＳｉＯ２
膜に開口部を形成せしめ、そのパターンニングされたＳ
ｉＯ２膜を利用して、リンなどの拡散でＮ＋のソース1
７を形成する。以上で、従来の埋め込みゲート型ガード
リング方式のＳＩＴの概要が完成する。
【００１１】
【発明が解決しようとする課題】上記した従来のＳＩＴ
では、高耐圧にするためにはガードリングの本数を多く
必要とした。また、本数を必要とするため、ある程度の
面積が必要であり、オン抵抗を下げるためには能動領域
の面積を多く取りたい、しかしながら、高耐圧を得るた
めには、ガードリングの本数を増やし、面積を必要とさ
れてきたので、その分、能動領域の面積を削った場合、
その分、オン抵抗的には上昇してしまうという問題があ
った。また、チップサイズを小さくできないという問題
があった。
では、高耐圧にするためにはガードリングの本数を多く
必要とした。また、本数を必要とするため、ある程度の
面積が必要であり、オン抵抗を下げるためには能動領域
の面積を多く取りたい、しかしながら、高耐圧を得るた
めには、ガードリングの本数を増やし、面積を必要とさ
れてきたので、その分、能動領域の面積を削った場合、
その分、オン抵抗的には上昇してしまうという問題があ
った。また、チップサイズを小さくできないという問題
があった。
【００１２】本発明の目的は、チップ面積が一定の場合
においては、高耐圧に必要な面積を減らしながらも、高
耐圧を維持しつつ、オン抵抗に必要な能動領域の面積を
増やすことで、オン抵抗の小さく、また高耐圧の半導体
装置及びその半導体装置の製造方法を提供することにあ
る。
においては、高耐圧に必要な面積を減らしながらも、高
耐圧を維持しつつ、オン抵抗に必要な能動領域の面積を
増やすことで、オン抵抗の小さく、また高耐圧の半導体
装置及びその半導体装置の製造方法を提供することにあ
る。
【００１３】
【課題を解決するための手段】そこで、本発明は、第１
導電型のシリコン基板の主表面に該第１導電型のソース
領域及び第２導電型のゲート領域を形成する工程と、前
記第１導電型のドレイン領域を形成する工程からなる半
導体装置の製造方法において、ガードリング層をエピタ
キシャル成長層の内部に組み込むことで、２段あるいは
２段以上のガードリングを配置する事で、ガードリング
本数を増やし、高耐圧を維持しながらも、ガードリング
に必要な面積を小さくすることによって、オン抵抗に必
要な面積を大きくすることでオン抵抗を下げることが出
来る。
導電型のシリコン基板の主表面に該第１導電型のソース
領域及び第２導電型のゲート領域を形成する工程と、前
記第１導電型のドレイン領域を形成する工程からなる半
導体装置の製造方法において、ガードリング層をエピタ
キシャル成長層の内部に組み込むことで、２段あるいは
２段以上のガードリングを配置する事で、ガードリング
本数を増やし、高耐圧を維持しながらも、ガードリング
に必要な面積を小さくすることによって、オン抵抗に必
要な面積を大きくすることでオン抵抗を下げることが出
来る。
【００１４】また、埋め込まれているガードリングは外
周のみに形成されているので、オン抵抗的には上昇しな
い。また、ガードリング間隔は、表面側と埋め込み側で
は形成位置がずれているので、高耐圧に必要なエピタキ
シャル成長の厚みをムダにすることなく、高耐圧を得ら
れる。
周のみに形成されているので、オン抵抗的には上昇しな
い。また、ガードリング間隔は、表面側と埋め込み側で
は形成位置がずれているので、高耐圧に必要なエピタキ
シャル成長の厚みをムダにすることなく、高耐圧を得ら
れる。
【００１５】このように、最小限の面積と厚みで高耐を
維持しつつ、オン抵抗の低い静電誘導型トランジスタを
提供することができる。
維持しつつ、オン抵抗の低い静電誘導型トランジスタを
提供することができる。
【００１６】
【発明の実施の形態】本発明の特徴は、ガードリング層
を２段以上にすることで、ガードリング本数を減らさず
に、高耐圧に必要な面積を小さくでき、その分能動領域
の面積を増やすことでオン抵抗を小さくできる。又は、
チップサイズを小さくできることが特徴である静電誘導
型トランジスタである。
を２段以上にすることで、ガードリング本数を減らさず
に、高耐圧に必要な面積を小さくでき、その分能動領域
の面積を増やすことでオン抵抗を小さくできる。又は、
チップサイズを小さくできることが特徴である静電誘導
型トランジスタである。
【００１７】以下、図１及び図２を参照しながら、本発
明のＳＩＴの製造工程について説明する。図１及び図２
は、本発明に関わる２段方式ガードリングＳＩＴの製造
工程の一例を工程順に示した断面図である。尚、図１
（ｄ）の次の工程は図２（ａ）であり、図２（ａ）〜図
２（ｄ）はその順に工程が進行していく。
明のＳＩＴの製造工程について説明する。図１及び図２
は、本発明に関わる２段方式ガードリングＳＩＴの製造
工程の一例を工程順に示した断面図である。尚、図１
（ｄ）の次の工程は図２（ａ）であり、図２（ａ）〜図
２（ｄ）はその順に工程が進行していく。
【００１８】図１（ａ）に示すエピタキシャル成長層工
程では、ドレイン層である不純物密度が１×１０１８ｃ
ｍ−３のＮ＋型シリコン基板１を準備する。
程では、ドレイン層である不純物密度が１×１０１８ｃ
ｍ−３のＮ＋型シリコン基板１を準備する。
【００１９】図１（ｂ）に示す第２列目のガードリング
形成工程では、シリコン基板の表面に熱酸化により、Ｓ
ｉＯ２膜を全面に形成させ、表面上についているＳｉＯ
２膜に一般的なフォトリソグラフィ法とエッチング手法
によってＳｉＯ２膜に開口部を形成せしめ、そのパター
ンニングされたＳｉＯ２膜を利用して、ボロンの拡散で
形成されるＰ＋の第２列目のＰ＋埋め込みガードリング
８を形成させる。図では、例えば４本とする。
形成工程では、シリコン基板の表面に熱酸化により、Ｓ
ｉＯ２膜を全面に形成させ、表面上についているＳｉＯ
２膜に一般的なフォトリソグラフィ法とエッチング手法
によってＳｉＯ２膜に開口部を形成せしめ、そのパター
ンニングされたＳｉＯ２膜を利用して、ボロンの拡散で
形成されるＰ＋の第２列目のＰ＋埋め込みガードリング
８を形成させる。図では、例えば４本とする。
【００２０】図１（ｃ）に示すエピタキシャル成長工程
では、シリコン基板１の上に不純物密度が１×１０１４
ｃｍ−３程度のシリコンのＮ−エピタキシャル成長層２
を約５０μｍなどとエピタキシャル成長させる。ここで
第２列目のＰ＋埋め込みガードリング８は、Ｎ−エピタ
キシャル成長層２の内部に埋め込まれ、Ｐ＋はＮ−領域
であるＮ−エピタキシャル成長層２の方向へ拡散が多く
進み、第２列目のＰ＋埋め込みガードリング８は上方向
へ拡散され、図のような埋め込まれた第２列目のＰ＋埋
め込みガードリング８′となる。ここで、ガードリング
の配置は、ガードリングの本数と基板の不純物密度とガ
ードリングの拡散深さによって最適値が決定される。ま
た、第２列目のＰ＋埋め込みガードリング８′はチップ
の外周のみに形成され、能動領域であるチップの中心付
近には形成されない。
では、シリコン基板１の上に不純物密度が１×１０１４
ｃｍ−３程度のシリコンのＮ−エピタキシャル成長層２
を約５０μｍなどとエピタキシャル成長させる。ここで
第２列目のＰ＋埋め込みガードリング８は、Ｎ−エピタ
キシャル成長層２の内部に埋め込まれ、Ｐ＋はＮ−領域
であるＮ−エピタキシャル成長層２の方向へ拡散が多く
進み、第２列目のＰ＋埋め込みガードリング８は上方向
へ拡散され、図のような埋め込まれた第２列目のＰ＋埋
め込みガードリング８′となる。ここで、ガードリング
の配置は、ガードリングの本数と基板の不純物密度とガ
ードリングの拡散深さによって最適値が決定される。ま
た、第２列目のＰ＋埋め込みガードリング８′はチップ
の外周のみに形成され、能動領域であるチップの中心付
近には形成されない。
【００２１】図１（ｄ）に示すチャネルストップ形成工
程では、シリコン基板の表面に熱酸化により、ＳｉＯ２
膜を全面に形成させ、表面上についているＳｉＯ２膜に
一般的なフォトリソグラフィ法とエッチング手法によっ
てＳｉＯ２膜に開口部を形成せしめ、そのパターンニン
グされたＳｉＯ２膜を利用して、リンなどの拡散で形成
されるＮ＋のチャネルストップガードリング層３を形成
する。ここは、従来工程と同じである。
程では、シリコン基板の表面に熱酸化により、ＳｉＯ２
膜を全面に形成させ、表面上についているＳｉＯ２膜に
一般的なフォトリソグラフィ法とエッチング手法によっ
てＳｉＯ２膜に開口部を形成せしめ、そのパターンニン
グされたＳｉＯ２膜を利用して、リンなどの拡散で形成
されるＮ＋のチャネルストップガードリング層３を形成
する。ここは、従来工程と同じである。
【００２２】図２（ａ）に示す第１列ガードリング形成
工程では、上記と同じようにシリコン基板の表面に熱酸
化により、ＳｉＯ２膜を全面に形成させ、表面上につい
ているＳｉＯ２膜に一般的なフォトリソグラフィ法とエ
ッチング手法によってＳｉＯ ２膜に開口部を形成せし
め、そのパターンニングされたＳｉＯ２膜を利用して、
ボロンなどの拡散で形成される第１列目のＰ＋ガードリ
ング４を複数本形成し、（例として図では４本）、第１
列目のＰ＋ガードリング層を形成する。ここで、ガード
リングの配置は、ガードリングの本数と基板の不純物密
度とガードリングの拡散深さによって最適値が決定され
る。ここで、第１列目のＰ＋ガードリング４と第２列目
のＰ＋埋め込みガードリング８′は形成位置が異なる。
工程では、上記と同じようにシリコン基板の表面に熱酸
化により、ＳｉＯ２膜を全面に形成させ、表面上につい
ているＳｉＯ２膜に一般的なフォトリソグラフィ法とエ
ッチング手法によってＳｉＯ ２膜に開口部を形成せし
め、そのパターンニングされたＳｉＯ２膜を利用して、
ボロンなどの拡散で形成される第１列目のＰ＋ガードリ
ング４を複数本形成し、（例として図では４本）、第１
列目のＰ＋ガードリング層を形成する。ここで、ガード
リングの配置は、ガードリングの本数と基板の不純物密
度とガードリングの拡散深さによって最適値が決定され
る。ここで、第１列目のＰ＋ガードリング４と第２列目
のＰ＋埋め込みガードリング８′は形成位置が異なる。
【００２３】図２（ｂ）で、埋め込み方式ガードリング
のＳＩＴが完成する。ここで、図２（ａ）から図２
（ｂ）までの工程は、図４（ａ）から図４（ｃ）の工程
と同じなのでその説明は省略する。
のＳＩＴが完成する。ここで、図２（ａ）から図２
（ｂ）までの工程は、図４（ａ）から図４（ｃ）の工程
と同じなのでその説明は省略する。
【００２４】図２（ｃ）の工程は基本的な埋め込み方式
ガードリングを用いたときのＳＩＴが完成した状態を示
す。
ガードリングを用いたときのＳＩＴが完成した状態を示
す。
【００２５】ここでガードリングの本数は従来であれば
４本入っていたが、図２（ｃ）のように、表面側に４本
また、埋め込み側に４本内蔵され、計８本のガードリン
グが形成される。これによりガードリングの本数が増え
ることにより高耐圧になる。また、ＧＲに使用する面積
は従来の４本分の面積で可能である。逆に耐圧に必要な
ガードリングの本数が８本であれば従来であれば、８本
表面に並べなければならなかったのが、第２列目のガー
ドリングを形成することで約半分の面積で８本並べる事
が出来、チップサイズを小さくできる。又は能動領域の
面積を増やせるのでオン抵抗を小さくできる。
４本入っていたが、図２（ｃ）のように、表面側に４本
また、埋め込み側に４本内蔵され、計８本のガードリン
グが形成される。これによりガードリングの本数が増え
ることにより高耐圧になる。また、ＧＲに使用する面積
は従来の４本分の面積で可能である。逆に耐圧に必要な
ガードリングの本数が８本であれば従来であれば、８本
表面に並べなければならなかったのが、第２列目のガー
ドリングを形成することで約半分の面積で８本並べる事
が出来、チップサイズを小さくできる。又は能動領域の
面積を増やせるのでオン抵抗を小さくできる。
【００２６】また、ソース・ドレイン間に流れる電流
は、Ａの範囲で流れるため、２列目の埋め込みガードリ
ングはオン抵抗に寄与しない。
は、Ａの範囲で流れるため、２列目の埋め込みガードリ
ングはオン抵抗に寄与しない。
【００２７】また、高耐圧に必要であるエピタキシャル
層の厚みは、第１列目のガードリングと第２列目のガー
ドリングを同じ位置に配置した場合は、Ｂの距離で耐圧
が決まるのに対して、間隔をずらすと、厚みはＢ及びＣ
の厚みで決まってくる。抵抗的にはソースからドレイン
までの距離が同じであるので、耐圧を決定ずけるエピタ
キシャル成長層の厚みは、ＢよりもＣ及びＤの方が厚い
ので高耐圧化が出来る。
層の厚みは、第１列目のガードリングと第２列目のガー
ドリングを同じ位置に配置した場合は、Ｂの距離で耐圧
が決まるのに対して、間隔をずらすと、厚みはＢ及びＣ
の厚みで決まってくる。抵抗的にはソースからドレイン
までの距離が同じであるので、耐圧を決定ずけるエピタ
キシャル成長層の厚みは、ＢよりもＣ及びＤの方が厚い
ので高耐圧化が出来る。
【００２８】また第１列目及び第２列目のガードリング
の間隔は最適値があり、基本的にはリング間隔は外周に
向かって広がるように配置し、ガードリングの本数が多
いほど、間隔は狭くなっていく。以上の工程を経て、埋
め込み方式ガードリングＳＩＴが完成する。
の間隔は最適値があり、基本的にはリング間隔は外周に
向かって広がるように配置し、ガードリングの本数が多
いほど、間隔は狭くなっていく。以上の工程を経て、埋
め込み方式ガードリングＳＩＴが完成する。
【００２９】尚、本実施の形態は２列の場合について述
べたが、前記シリコン基板の表面上に複数本の第１列目
のガードリングを形成する工程と、前記シリコン基板の
内部に複数本のガードリングをｎ列(ｎは２以上の整数)
形成する工程を含ませたものでもよい。
べたが、前記シリコン基板の表面上に複数本の第１列目
のガードリングを形成する工程と、前記シリコン基板の
内部に複数本のガードリングをｎ列(ｎは２以上の整数)
形成する工程を含ませたものでもよい。
【００３０】
【発明の効果】本実施例によれば、チップ面積が一定の
場合においては、高耐圧に必要な面積を減らしながら
も、高耐圧を維持しつつ、オン抵抗に必要な能動領域の
面積を増やすことにより、オン抵抗の小さく、また高耐
圧の半導体装置及びその半導体装置の製造方法を提供す
ることができる。
場合においては、高耐圧に必要な面積を減らしながら
も、高耐圧を維持しつつ、オン抵抗に必要な能動領域の
面積を増やすことにより、オン抵抗の小さく、また高耐
圧の半導体装置及びその半導体装置の製造方法を提供す
ることができる。
【図１】（ａ）〜（ｄ）は、本発明に係る埋め込みガー
ドリング方式ＳＩＴの前半の工程の一例を説明する断面
図である。
ドリング方式ＳＩＴの前半の工程の一例を説明する断面
図である。
【図２】本発明に係る埋め込みガードリング方式ＳＩＴ
の後半の工程の一例を説明する断面図であって、（ａ）
は、図１（ｄ）の工程に続く工程で、その後に（ｂ）工
程と（ｃ）工程が続く。
の後半の工程の一例を説明する断面図であって、（ａ）
は、図１（ｄ）の工程に続く工程で、その後に（ｂ）工
程と（ｃ）工程が続く。
【図３】（ａ）〜（ｄ）は、従来技術に係るガードリン
グ方式ＳＩＴの前半の工程の一例を説明する断面図であ
る。
グ方式ＳＩＴの前半の工程の一例を説明する断面図であ
る。
【図４】従来技術に係るガードリング方式ＳＩＴの後半
の工程の一例を説明する断面図であって、（ａ）は、図
１（ｄ）の工程に続く工程で、その後に（ｂ）〜（ｄ）
工程が続く。
の工程の一例を説明する断面図であって、（ａ）は、図
１（ｄ）の工程に続く工程で、その後に（ｂ）〜（ｄ）
工程が続く。
１ Ｎ＋型シリコン基板 ２ Ｎ−のエピタキシャル成長層 ３ Ｎ＋のチャネルストップガードリング層 ４ 第１列目のＰ＋ガードリング ５ Ｐ＋ゲート ６ Ｎ−ソースエピタキシャル成長層 ７ ソース層 ８，８′ 第２列目のＰ＋埋め込みガードリング
Claims (15)
- 【請求項１】 第１導電型のシリコン基板の主表面に該
第１導電型のソース領域及び第２導電型のゲート領域を
形成する工程と、前記第１導電型のドレイン領域を形成
する工程からなる半導体装置の製造方法において、前記
シリコン基板の表面上に複数本の第１列目のガードリン
グを形成する工程と、前記シリコン基板の内部に複数本
の第２列目のガードリングを形成する工程を含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２列目のガードリング形成工程
は、前記シリコン基板の表面にボロンの拡散で形成され
る第２列目のガードリングを形成させた後、前記シリコ
ン基板上にエピタキシャル層を成長させることによっ
て、前記第２列目のガードリングを前記エピタキシャル
層内部に形成させることを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項３】 前記第１列目のガードリング形成工程で
は、前記第２列目のガードリング形成工程とチャネルス
トップ形成工程の後、前記エピタキシャル層の表面に前
記第１列目のガードリング及びゲートを形成し、さらに
前記第１列目のガードリングとゲートが形成されたエピ
タキシャル層の表面にエピタキシャル層を成長させた
後、ゲート層の外周、前記第１列目のガードリング層、
及びチャネルストップ層を表面に出すゲート電極掘り出
し工程と、ゲート電極形成工程と、ソース電極形成工程
を経て半導体装置が完成することを特徴とする請求項２
記載の半導体装置の製造方法。 - 【請求項４】 第１列目と第２列目以降のガードリング
の間隔が異なることを特徴とする請求項１乃至３のいず
れか一つに記載の半導体装置の製造方法。 - 【請求項５】 能動領域の直下にはガードリングが形成
されない事を特徴とする請求項１乃至４のいずれか一つ
に記載の半導体装置の製造方法。 - 【請求項６】 第１導電型のシリコン基板の主表面に該
第１導電型のソース領域及び第２導電型のゲート領域を
形成する工程と、前記第１導電型のドレイン領域を形成
する工程からなる半導体装置の製造方法において、前記
シリコン基板の表面上に複数本の第１列目のガードリン
グを形成する工程と、前記シリコン基板の内部に複数本
のガードリングをｎ列(ｎは２以上の整数)形成する工程
を含むことを特徴とする半導体装置の製造方法。 - 【請求項７】 前記第1導電型はＮ型であり、前記第２
導電型はＰ型であることを特徴とする請求項１乃至６の
いずれか一つに記載の半導体装置の製造方法。 - 【請求項８】 前記第1導電型はＰ型であり、前記第２
導電型はＮ型であることを特徴とする請求項１乃至６の
いずれか一つに記載の半導体装置の製造方法。 - 【請求項９】 第１導電型のシリコン基板の主表面に該
第１導電型のソース領域及び第２導電型のゲート領域が
形成され、前記基板の裏面には前記第１導電型のドレイ
ン領域が形成されている半導体装置において、第１列目
のガードリングが前記シリコン基板の表面上に形成さ
れ、基板の内部に第２列目のガードリングが形成されて
いることを特徴とする半導体装置。 - 【請求項１０】 第２列目以降のガードリングが基板の
内部に形成されていることを特徴とする請求項９記載の
半導体装置。 - 【請求項１１】 第１列目と第２列目以降のガードリン
グの間隔が異なることを特徴とする請求項９又は１０記
載の半導体装置。 - 【請求項１２】 能動領域の直下にはガードリングが形
成されないことを特徴とする請求項９乃至１１のいずれ
か一つに記載の半導体装置。 - 【請求項１３】 第１導電型のシリコン基板の主表面に
該第１導電型のソース領域及び第２導電型のゲート領域
が形成され、前記基板の裏面には前記第１導電型のドレ
イン領域が形成されている半導体装置において、第１列
目のガードリングが前記シリコン基板の表面上に形成さ
れ、基板の内部に複数本のガードリングをｎ列(ｎは２
以上の整数)形成されていることを特徴とする半導体装
置。 - 【請求項１４】 前記第1導電型はＮ型であり、前記第
２導電型はＰ型であることを特徴とする請求項９乃至１
３のいずれか一つに記載の半導体装置。 - 【請求項１５】 前記第1導電型はＰ型であり、前記第
２導電型はＮ型であることを特徴とする請求項９乃至１
３のいずれか一つに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000053345A JP2001244479A (ja) | 2000-02-29 | 2000-02-29 | 半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000053345A JP2001244479A (ja) | 2000-02-29 | 2000-02-29 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001244479A true JP2001244479A (ja) | 2001-09-07 |
Family
ID=18574744
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|---|---|---|---|
| JP2000053345A Pending JP2001244479A (ja) | 2000-02-29 | 2000-02-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001244479A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505394A (ja) * | 2005-08-08 | 2009-02-05 | セミサウス ラボラトリーズ， インコーポレーテッド | 埋込みゲートを有する垂直チャネル接合型電界効果トランジスタおよび製造方法 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4984376A (ja) * | 1972-12-19 | 1974-08-13 | ||
| JPS51142279A (en) * | 1975-06-02 | 1976-12-07 | Nec Corp | Longitudinal field effect transistor |
| JPS5222888A (en) * | 1975-08-14 | 1977-02-21 | Matsushita Electronics Corp | Semiconductor unit manufacturing system |
| JPS5289473A (en) * | 1976-01-21 | 1977-07-27 | Hitachi Ltd | Transistor |
| JPS5366182A (en) * | 1976-11-25 | 1978-06-13 | Mitsubishi Electric Corp | Vertical junction type field effect transistor |
| JPS63155666A (ja) * | 1986-12-18 | 1988-06-28 | Junichi Nishizawa | ダブルゲ−ト静電誘導サイリスタ及びその製造方法 |
| JPH01138754A (ja) * | 1987-11-26 | 1989-05-31 | Shindengen Electric Mfg Co Ltd | ショットキダイオード |
| JPH08236781A (ja) * | 1995-02-24 | 1996-09-13 | Tokin Corp | 静電誘導型トランジスタの製造方法 |
| JPH09191109A (ja) * | 1995-11-06 | 1997-07-22 | Toshiba Corp | 半導体装置 |
| JPH10117003A (ja) * | 1996-10-14 | 1998-05-06 | Hitachi Ltd | 定電圧ダイオード及びその製造方法 |
-
2000
- 2000-02-29 JP JP2000053345A patent/JP2001244479A/ja active Pending
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4984376A (ja) * | 1972-12-19 | 1974-08-13 | ||
| JPS51142279A (en) * | 1975-06-02 | 1976-12-07 | Nec Corp | Longitudinal field effect transistor |
| JPS5222888A (en) * | 1975-08-14 | 1977-02-21 | Matsushita Electronics Corp | Semiconductor unit manufacturing system |
| JPS5289473A (en) * | 1976-01-21 | 1977-07-27 | Hitachi Ltd | Transistor |
| JPS5366182A (en) * | 1976-11-25 | 1978-06-13 | Mitsubishi Electric Corp | Vertical junction type field effect transistor |
| JPS63155666A (ja) * | 1986-12-18 | 1988-06-28 | Junichi Nishizawa | ダブルゲ−ト静電誘導サイリスタ及びその製造方法 |
| JPH01138754A (ja) * | 1987-11-26 | 1989-05-31 | Shindengen Electric Mfg Co Ltd | ショットキダイオード |
| JPH08236781A (ja) * | 1995-02-24 | 1996-09-13 | Tokin Corp | 静電誘導型トランジスタの製造方法 |
| JPH09191109A (ja) * | 1995-11-06 | 1997-07-22 | Toshiba Corp | 半導体装置 |
| JPH10117003A (ja) * | 1996-10-14 | 1998-05-06 | Hitachi Ltd | 定電圧ダイオード及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505394A (ja) * | 2005-08-08 | 2009-02-05 | セミサウス ラボラトリーズ， インコーポレーテッド | 埋込みゲートを有する垂直チャネル接合型電界効果トランジスタおよび製造方法 |
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