JPH0945932A - 静電誘導トランジスタおよびその製造方法 - Google Patents
静電誘導トランジスタおよびその製造方法Info
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- JPH0945932A JPH0945932A JP19076695A JP19076695A JPH0945932A JP H0945932 A JPH0945932 A JP H0945932A JP 19076695 A JP19076695 A JP 19076695A JP 19076695 A JP19076695 A JP 19076695A JP H0945932 A JPH0945932 A JP H0945932A
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Abstract
(57)【要約】
【課題】ノーマリ・オフ特性を有し、電流増幅率が大き
な静電誘導トランジスタを提供する。 【解決手段】 オーミックコンタクト層およびＮ+ 形ド
レイン領域を兼ねる半導体基板１の主表面に形成された
Ｎ- 形高比抵抗半導体層２内の表面領域にＰ+形ゲート
領域３が形成され、隣接するＰ+ 形ゲート領域３間には
Ｎ+ 形ソース領域４が形成され且つＮ+ 形ソース領域４
よりも深い領域にＮ+ 形ソース領域４に沿ってチャネル
部Ｐ形領域５が形成されている。ここで、チャネル部Ｐ
形領域５は、浅い領域に形成されている浅い領域のＰ形
領域５ｂと、Ｐ+ 形ゲート領域３間の中間部分において
深さ方向に突出したＰ形領域突出部５ａとから成る。
な静電誘導トランジスタを提供する。 【解決手段】 オーミックコンタクト層およびＮ+ 形ド
レイン領域を兼ねる半導体基板１の主表面に形成された
Ｎ- 形高比抵抗半導体層２内の表面領域にＰ+形ゲート
領域３が形成され、隣接するＰ+ 形ゲート領域３間には
Ｎ+ 形ソース領域４が形成され且つＮ+ 形ソース領域４
よりも深い領域にＮ+ 形ソース領域４に沿ってチャネル
部Ｐ形領域５が形成されている。ここで、チャネル部Ｐ
形領域５は、浅い領域に形成されている浅い領域のＰ形
領域５ｂと、Ｐ+ 形ゲート領域３間の中間部分において
深さ方向に突出したＰ形領域突出部５ａとから成る。
Description
【０００１】
【発明の属する技術分野】本発明は、静電誘導トランジ
スタおよびその製造方法に関するものである。
スタおよびその製造方法に関するものである。
【０００２】
【従来の技術】従来の表面ゲート型静電誘導トランジス
タ（以下、静電誘導トランジスタと略称する）の構造を
図３を用いて説明する。オーミックコンタクト層および
Ｎ+ 形ドレイン領域を兼ねる半導体基板１の主表面に形
成されたＮ- 形高比抵抗半導体層２内の表面領域に、Ｐ
+ 形ゲート領域３が形成されているとともに、これらの
Ｐ+ 形ゲート領域３に囲まれる領域にＮ + 形ソース領域
４が形成され、Ｎ+ 形ソース領域４よりも深い領域にチ
ャネル部Ｐ形領域５が形成されている。
タ（以下、静電誘導トランジスタと略称する）の構造を
図３を用いて説明する。オーミックコンタクト層および
Ｎ+ 形ドレイン領域を兼ねる半導体基板１の主表面に形
成されたＮ- 形高比抵抗半導体層２内の表面領域に、Ｐ
+ 形ゲート領域３が形成されているとともに、これらの
Ｐ+ 形ゲート領域３に囲まれる領域にＮ + 形ソース領域
４が形成され、Ｎ+ 形ソース領域４よりも深い領域にチ
ャネル部Ｐ形領域５が形成されている。
【０００３】従来、ノーマリ・オフ特性を有する静電誘
導トランジスタは、Ｐ+ 形ゲート領域３に電圧が印加さ
れていない状態でも、ソース領域４を囲むように形成さ
れているＰ+ 形ゲート領域３からチャネル領域に延びた
電位障壁が、チャネル領域に形成したチャネル部Ｐ形領
域５を介してチャネル領域を流れるキャリアの障壁とな
るように繋がっているのでＮ+ 形ソース領域４とＮ+ 形
ドレイン領域として働く半導体基板１との間に流れる主
電流を遮断することができる。
導トランジスタは、Ｐ+ 形ゲート領域３に電圧が印加さ
れていない状態でも、ソース領域４を囲むように形成さ
れているＰ+ 形ゲート領域３からチャネル領域に延びた
電位障壁が、チャネル領域に形成したチャネル部Ｐ形領
域５を介してチャネル領域を流れるキャリアの障壁とな
るように繋がっているのでＮ+ 形ソース領域４とＮ+ 形
ドレイン領域として働く半導体基板１との間に流れる主
電流を遮断することができる。
【０００４】以下、従来の静電誘導トランジスタの製造
方法を図４を用いて説明する。まず、半導体基板１の主
表面上に形成されたＮ- 形高比抵抗半導体層２上に酸化
膜６を例えばＣＶＤ法などによって形成する。続いて、
酸化膜６上にフォトレジスト層をスピン塗布乾燥し、通
常のフォトリソグラフィ技術によってソース領域形成用
の開孔７ａおよびゲート領域形成用の開孔７ｃを有する
第１のレジスト層７を形成する（ここで、ソース領域形
成用の開孔７ａとゲート領域形成用の開孔７ｃとを同時
に形成するのはソース領域とゲート領域との位置精度を
確保するためである。）。その後、第１のレジスト層７
をマスクとして酸化膜６を例えば反応性ドライエッチン
グ（ＲＩＥ）装置などによって異方性ドライエッチング
することにより図４（ａ）に示す構造が得られる。
方法を図４を用いて説明する。まず、半導体基板１の主
表面上に形成されたＮ- 形高比抵抗半導体層２上に酸化
膜６を例えばＣＶＤ法などによって形成する。続いて、
酸化膜６上にフォトレジスト層をスピン塗布乾燥し、通
常のフォトリソグラフィ技術によってソース領域形成用
の開孔７ａおよびゲート領域形成用の開孔７ｃを有する
第１のレジスト層７を形成する（ここで、ソース領域形
成用の開孔７ａとゲート領域形成用の開孔７ｃとを同時
に形成するのはソース領域とゲート領域との位置精度を
確保するためである。）。その後、第１のレジスト層７
をマスクとして酸化膜６を例えば反応性ドライエッチン
グ（ＲＩＥ）装置などによって異方性ドライエッチング
することにより図４（ａ）に示す構造が得られる。
【０００５】続いて、第１のレジスト層７をマスクとし
て、チャネル部Ｐ形領域５を形成する為に適当な濃度の
Ｐ形不純物を注入することによりＰ形領域８ａ，８ｃが
形成される。その後、第１のレジスト層７を酸素プラズ
マ処理、有機溶剤処理などによって除去することにより
図４（ｂ）に示す構造が得られる。ただし、Ｐ形領域８
ｃには、ゲート領域形成のための不純物注入を後述の手
順で別途行う。
て、チャネル部Ｐ形領域５を形成する為に適当な濃度の
Ｐ形不純物を注入することによりＰ形領域８ａ，８ｃが
形成される。その後、第１のレジスト層７を酸素プラズ
マ処理、有機溶剤処理などによって除去することにより
図４（ｂ）に示す構造が得られる。ただし、Ｐ形領域８
ｃには、ゲート領域形成のための不純物注入を後述の手
順で別途行う。
【０００６】次に、フォトレジスト層をスピン塗布乾燥
し、通常のフォトリソグラフィ技術によってＰ形領域８
ａを覆い且つＰ形領域８ｃを覆わない（つまり、ゲート
領域形成用の開孔を有する）第２のレジスト層２１を形
成することにより図４（ｃ）に示す構造が得られる。次
に、第２のレジスト層２１および酸化膜６をマスクとし
てゲート領域形成のためのＰ形不純物を注入する。その
後、第２のレジスト層２１を酸素プラズマ処理、有機溶
剤処理などによって除去する。続いて、注入されたＰ形
不純物を熱拡散などによって必要な深さまで拡散させる
ことによりＰ+ 形ゲート領域３が形成され、図４（ｄ）
に示す構造が得られる。この時、熱拡散によりＰ形領域
８ａ中のＰ形不純物が拡散され、チャネル部Ｐ形領域５
も形成される。
し、通常のフォトリソグラフィ技術によってＰ形領域８
ａを覆い且つＰ形領域８ｃを覆わない（つまり、ゲート
領域形成用の開孔を有する）第２のレジスト層２１を形
成することにより図４（ｃ）に示す構造が得られる。次
に、第２のレジスト層２１および酸化膜６をマスクとし
てゲート領域形成のためのＰ形不純物を注入する。その
後、第２のレジスト層２１を酸素プラズマ処理、有機溶
剤処理などによって除去する。続いて、注入されたＰ形
不純物を熱拡散などによって必要な深さまで拡散させる
ことによりＰ+ 形ゲート領域３が形成され、図４（ｄ）
に示す構造が得られる。この時、熱拡散によりＰ形領域
８ａ中のＰ形不純物が拡散され、チャネル部Ｐ形領域５
も形成される。
【０００７】次に、フォトレジスト層をスピン塗布乾燥
し、通常のフォトリソグラフィ技術によってＰ+ 形ゲー
ト領域３を覆い且つチャネル部Ｐ形領域５を覆わない
（つまり、ソース領域形成用の開孔が設けられたを有す
る）第３のレジスト層１１を形成することにより図４
（ｅ）に示す構造が得られる。次に、第３のレジスト層
１１をマスクとしてチャネル部Ｐ形領域５の表面領域に
Ｎ形不純物を注入する。その後、第３のレジスト層１１
を酸素プラズマ処理、有機溶剤処理などによって除去す
る。続いて、注入されたＮ形不純物を熱拡散させること
によりＮ+ 形ソース領域４が形成され、図４（ｆ）に示
す構造が得られる。
し、通常のフォトリソグラフィ技術によってＰ+ 形ゲー
ト領域３を覆い且つチャネル部Ｐ形領域５を覆わない
（つまり、ソース領域形成用の開孔が設けられたを有す
る）第３のレジスト層１１を形成することにより図４
（ｅ）に示す構造が得られる。次に、第３のレジスト層
１１をマスクとしてチャネル部Ｐ形領域５の表面領域に
Ｎ形不純物を注入する。その後、第３のレジスト層１１
を酸素プラズマ処理、有機溶剤処理などによって除去す
る。続いて、注入されたＮ形不純物を熱拡散させること
によりＮ+ 形ソース領域４が形成され、図４（ｆ）に示
す構造が得られる。
【０００８】
【発明が解決しようとする課題】ところで、従来のノー
マリ・オフ特性を有する静電誘導トランジスタでは、ノ
ーマリ・オフ特性を実現するために、隣接するゲート領
域の夫々から延びた電位障壁が、チャネル領域でつなが
る構造としなければならない。そのために、チャネル部
に形成するチャネル部Ｐ形領域５をある程度の深さまで
形成しなければチャネル領域を塞ぐように電位障壁を形
成することができない。
マリ・オフ特性を有する静電誘導トランジスタでは、ノ
ーマリ・オフ特性を実現するために、隣接するゲート領
域の夫々から延びた電位障壁が、チャネル領域でつなが
る構造としなければならない。そのために、チャネル部
に形成するチャネル部Ｐ形領域５をある程度の深さまで
形成しなければチャネル領域を塞ぐように電位障壁を形
成することができない。
【０００９】しかしながら、Ｎ+ 形ソース領域４は、Ｎ
形不純物の拡散係数が小さいため、深い領域まで形成す
るのは困難であるため、導電状態とした場合、Ｎ+ 形ソ
ース領域４とチャネル部Ｐ形領域５の接合面と、チャネ
ル部Ｐ形領域５とＮ- 形高比抵抗半導体層２の接合面と
の距離が大きくなり、電流増幅率が低下するという問題
があった（このため、チャネル領域に電流を流すために
は大きなゲート電流が必要であった）。
形不純物の拡散係数が小さいため、深い領域まで形成す
るのは困難であるため、導電状態とした場合、Ｎ+ 形ソ
ース領域４とチャネル部Ｐ形領域５の接合面と、チャネ
ル部Ｐ形領域５とＮ- 形高比抵抗半導体層２の接合面と
の距離が大きくなり、電流増幅率が低下するという問題
があった（このため、チャネル領域に電流を流すために
は大きなゲート電流が必要であった）。
【００１０】本発明は上記事由に鑑みて為されたもので
あり、その目的は、ノーマリ・オフ特性を維持しつつ、
大きな電流増幅率を得ることができる静電誘導トランジ
スタを提供することにある。
あり、その目的は、ノーマリ・オフ特性を維持しつつ、
大きな電流増幅率を得ることができる静電誘導トランジ
スタを提供することにある。
【００１１】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、第１導電形のドレイン領域を兼
ねる半導体基板の主表面上の第１導電形の半導体層内の
主表面近傍に所定間隔で形成された第２導電形のゲート
領域と、前記半導体層の主表面近傍で前記ゲート領域の
間に前記ゲート領域よりも浅い領域に形成された第１導
電形のソース領域と、前記ゲート領域の間で前記ソース
領域の下方に前記ソース領域に沿って前記半導体層内に
形成され且つ前記ゲート領域間の中間部分で下方に突出
した領域を有する第２導電形の領域とを備えてなること
を特徴とするので、ノーマリ・オフ特性を維持しつつ電
流増幅率を大きくすることができる。
目的を達成するために、第１導電形のドレイン領域を兼
ねる半導体基板の主表面上の第１導電形の半導体層内の
主表面近傍に所定間隔で形成された第２導電形のゲート
領域と、前記半導体層の主表面近傍で前記ゲート領域の
間に前記ゲート領域よりも浅い領域に形成された第１導
電形のソース領域と、前記ゲート領域の間で前記ソース
領域の下方に前記ソース領域に沿って前記半導体層内に
形成され且つ前記ゲート領域間の中間部分で下方に突出
した領域を有する第２導電形の領域とを備えてなること
を特徴とするので、ノーマリ・オフ特性を維持しつつ電
流増幅率を大きくすることができる。
【００１２】請求項２の発明は、第１導電形のドレイン
領域を兼ねる半導体基板の主表面上の第１の導電形の半
導体層上に酸化膜を形成する第１の工程と、所定間隔で
ゲート形成用の開孔が設けられ且つ隣接する前記ゲート
形成用の開孔の間の中間部分にノーマリ・オフ特性を得
るために下方に突出した第１の第２導電形の領域形成用
の開孔が設けられた前記酸化膜をマスクとして前記半導
体層へ第２導電形不純物を注入することにより前記第１
の第２導電形の領域を形成する第２の工程と、前記ゲー
ト形成用の開孔で露出した領域の間且つ前記半導体層内
で前記第１の第２導電形の領域より浅い領域に第２の第
２導電形の領域を形成する第３の工程と、ゲート形成用
領域に第２導電形不純物を注入して前記第２導電形不純
物を熱拡散させることにより第２導電形のゲート領域を
形成する第４の工程と、ソース形成用領域に第１導電形
不純物を注入して前記第１導電形不純物を熱拡散させる
ことにより第１導電形のソース領域を形成する第５の工
程とを含むことを特徴とするので、ノーマリ・オフ特性
をもち、電流増幅率の大きな静電誘導トランジスタを得
ることができる。
領域を兼ねる半導体基板の主表面上の第１の導電形の半
導体層上に酸化膜を形成する第１の工程と、所定間隔で
ゲート形成用の開孔が設けられ且つ隣接する前記ゲート
形成用の開孔の間の中間部分にノーマリ・オフ特性を得
るために下方に突出した第１の第２導電形の領域形成用
の開孔が設けられた前記酸化膜をマスクとして前記半導
体層へ第２導電形不純物を注入することにより前記第１
の第２導電形の領域を形成する第２の工程と、前記ゲー
ト形成用の開孔で露出した領域の間且つ前記半導体層内
で前記第１の第２導電形の領域より浅い領域に第２の第
２導電形の領域を形成する第３の工程と、ゲート形成用
領域に第２導電形不純物を注入して前記第２導電形不純
物を熱拡散させることにより第２導電形のゲート領域を
形成する第４の工程と、ソース形成用領域に第１導電形
不純物を注入して前記第１導電形不純物を熱拡散させる
ことにより第１導電形のソース領域を形成する第５の工
程とを含むことを特徴とするので、ノーマリ・オフ特性
をもち、電流増幅率の大きな静電誘導トランジスタを得
ることができる。
【００１３】
【発明の実施の形態】本発明の実施の形態の静電誘導ト
ランジスタの構造を図１を用いて説明する。オーミック
コンタクト層およびＮ+ 形ドレイン領域を兼ねる半導体
基板１の主表面に形成されたＮ- 形高比抵抗半導体層２
内の表面領域にＰ+ 形ゲート領域３が形成され、隣接す
るＰ+ 形ゲート領域３間にはＮ+ 形ソース領域４が形成
され且つＮ+ 形ソース領域４よりも深い領域にＮ+ 形ソ
ース領域４に沿ってチャネル部Ｐ形領域５が形成されて
いる。ここで、チャネル部Ｐ形領域５は、浅い領域に形
成されている浅い領域のＰ形領域５ｂと、Ｐ+ 形ゲート
領域３間の中間部分において深さ方向に突出したＰ形領
域突出部５ａとから成る。
ランジスタの構造を図１を用いて説明する。オーミック
コンタクト層およびＮ+ 形ドレイン領域を兼ねる半導体
基板１の主表面に形成されたＮ- 形高比抵抗半導体層２
内の表面領域にＰ+ 形ゲート領域３が形成され、隣接す
るＰ+ 形ゲート領域３間にはＮ+ 形ソース領域４が形成
され且つＮ+ 形ソース領域４よりも深い領域にＮ+ 形ソ
ース領域４に沿ってチャネル部Ｐ形領域５が形成されて
いる。ここで、チャネル部Ｐ形領域５は、浅い領域に形
成されている浅い領域のＰ形領域５ｂと、Ｐ+ 形ゲート
領域３間の中間部分において深さ方向に突出したＰ形領
域突出部５ａとから成る。
【００１４】このため、本静電誘導トランジスタでは、
Ｐ形領域突出部５ａがゲートから延びる電位障壁を繋げ
るのでノーマリ・オフ特性を示し、また、浅い領域のＰ
形領域５ｂとＮ+ 形ソース領域４との接合面と、浅い領
域のＰ形領域５ｂとＮ- 形高比抵抗半導体層２との接合
面との距離を小さくすることにより電流増幅率を大きく
することができる。
Ｐ形領域突出部５ａがゲートから延びる電位障壁を繋げ
るのでノーマリ・オフ特性を示し、また、浅い領域のＰ
形領域５ｂとＮ+ 形ソース領域４との接合面と、浅い領
域のＰ形領域５ｂとＮ- 形高比抵抗半導体層２との接合
面との距離を小さくすることにより電流増幅率を大きく
することができる。
【００１５】以下、上記静電誘導トランジスタの製造方
法を図２を用いて説明する。まず、半導体基板１の主表
面上に形成されたＮ- 形高比抵抗半導体層２上に酸化膜
６を例えばＣＶＤ法などによって形成する。続いて、酸
化膜６上にフォトレジスト層をスピン塗布乾燥し、通常
のフォトリソグラフィ技術によってチャネル部Ｐ形領域
５のＰ形領域突出部５ａ形成用の開孔７ａおよびゲート
領域形成用の開孔７ｃを有する第１のレジスト層７を形
成する（ここで、ゲート領域形成用の開孔７ｃを形成す
るのは、ソース領域とゲート領域との位置精度を確保す
るためである）。その後、第１のレジスト層７をマスク
として酸化膜６を例えば反応性ドライエッチング（ＲＩ
Ｅ）装置などによって異方性エッチングすることにより
図２（ａ）に示す構造が得られる。
法を図２を用いて説明する。まず、半導体基板１の主表
面上に形成されたＮ- 形高比抵抗半導体層２上に酸化膜
６を例えばＣＶＤ法などによって形成する。続いて、酸
化膜６上にフォトレジスト層をスピン塗布乾燥し、通常
のフォトリソグラフィ技術によってチャネル部Ｐ形領域
５のＰ形領域突出部５ａ形成用の開孔７ａおよびゲート
領域形成用の開孔７ｃを有する第１のレジスト層７を形
成する（ここで、ゲート領域形成用の開孔７ｃを形成す
るのは、ソース領域とゲート領域との位置精度を確保す
るためである）。その後、第１のレジスト層７をマスク
として酸化膜６を例えば反応性ドライエッチング（ＲＩ
Ｅ）装置などによって異方性エッチングすることにより
図２（ａ）に示す構造が得られる。
【００１６】続いて、第１のレジスト層７をマスクとし
てＰ形領域突出部５ａを形成するために適当な濃度のＰ
形不純物を注入することにより、Ｐ形領域８ａ，８ｃが
形成される。その後、第１のレジスト層７を酸素プラズ
マ処理、有機溶剤処理などによって除去することにより
図２（ｂ）に示す構造が得られる。次に、フォトレジス
ト層をスピン塗布乾燥し、通常のフォトリソグラフィ技
術によってチャネル部Ｐ形領域５の浅い領域部５ｂ形成
用の開孔を有する第２のレジスト層９を形成する。その
後、第２のレジスト層９をマスクとして酸化膜６をエッ
チングすることにより図２（ｃ）に示す構造が得られ
る。
てＰ形領域突出部５ａを形成するために適当な濃度のＰ
形不純物を注入することにより、Ｐ形領域８ａ，８ｃが
形成される。その後、第１のレジスト層７を酸素プラズ
マ処理、有機溶剤処理などによって除去することにより
図２（ｂ）に示す構造が得られる。次に、フォトレジス
ト層をスピン塗布乾燥し、通常のフォトリソグラフィ技
術によってチャネル部Ｐ形領域５の浅い領域部５ｂ形成
用の開孔を有する第２のレジスト層９を形成する。その
後、第２のレジスト層９をマスクとして酸化膜６をエッ
チングすることにより図２（ｃ）に示す構造が得られ
る。
【００１７】その後、第２のレジスト層９をマスクとし
て適当な濃度のＰ形不純物を注入する。続いて、第２の
レジスト層９を酸素プラズマ処理、有機溶剤処理などに
よって除去することにより図２（ｄ）に示す構造が得ら
れる。次に、フォトレジスト層をスピン塗布乾燥し、通
常のフォトリソグラフィ技術によってＰ形領域８ａ，８
ｂを覆い且つＰ形領域８ｃを覆わない（つまり、ゲート
形成用の開孔を有する）第３のレジスト層１０を形成す
ることにより図２（ｅ）に示す構造が得られる。
て適当な濃度のＰ形不純物を注入する。続いて、第２の
レジスト層９を酸素プラズマ処理、有機溶剤処理などに
よって除去することにより図２（ｄ）に示す構造が得ら
れる。次に、フォトレジスト層をスピン塗布乾燥し、通
常のフォトリソグラフィ技術によってＰ形領域８ａ，８
ｂを覆い且つＰ形領域８ｃを覆わない（つまり、ゲート
形成用の開孔を有する）第３のレジスト層１０を形成す
ることにより図２（ｅ）に示す構造が得られる。
【００１８】続いて、第３のレジスト層１０をマスクと
してＰ形不純物を注入する。その後、第３のレジスト層
１０を酸素プラズマ処理、有機溶剤処理などによって除
去する。その後、注入されたＰ形不純物を熱拡散などに
よって必要な深さまで拡散させることによりＰ+ 形ゲー
ト領域３が形成され、図２（ｆ）に示す構造が得られ
る。この時、熱拡散によりＰ形領域８ａ中のＰ形不純物
が拡散され、チャネル部Ｐ形領域５も形成される。
してＰ形不純物を注入する。その後、第３のレジスト層
１０を酸素プラズマ処理、有機溶剤処理などによって除
去する。その後、注入されたＰ形不純物を熱拡散などに
よって必要な深さまで拡散させることによりＰ+ 形ゲー
ト領域３が形成され、図２（ｆ）に示す構造が得られ
る。この時、熱拡散によりＰ形領域８ａ中のＰ形不純物
が拡散され、チャネル部Ｐ形領域５も形成される。
【００１９】次に、フォトレジスト層をスピン塗布乾燥
し、通常のフォトリソグラフィ技術によってＰ+ 形ゲー
ト領域３を覆い且つソース領域形成用の開孔を覆わない
第４のレジスト層１１を形成することにより図２（ｇ）
に示す構造が得られる。次に、第４のレジスト層１１を
マスクとしてチャネル部Ｐ形領域５の表面領域にＮ形不
純物を注入する。その後、第４のレジスト層１１を酸素
プラズマ処理、有機溶剤処理などによって除去する。続
いて、注入されたＮ形不純物を熱拡散させることにより
Ｎ+ 形ソース領域が形成され、図２（ｈ）に示す構造が
得られる。
し、通常のフォトリソグラフィ技術によってＰ+ 形ゲー
ト領域３を覆い且つソース領域形成用の開孔を覆わない
第４のレジスト層１１を形成することにより図２（ｇ）
に示す構造が得られる。次に、第４のレジスト層１１を
マスクとしてチャネル部Ｐ形領域５の表面領域にＮ形不
純物を注入する。その後、第４のレジスト層１１を酸素
プラズマ処理、有機溶剤処理などによって除去する。続
いて、注入されたＮ形不純物を熱拡散させることにより
Ｎ+ 形ソース領域が形成され、図２（ｈ）に示す構造が
得られる。
【００２０】本発明は、上記実施の形態に限らず、上記
各領域の導電形のＰ形とＮ形とが逆転した構成の静電誘
導トランジスタであってもよい。
各領域の導電形のＰ形とＮ形とが逆転した構成の静電誘
導トランジスタであってもよい。
【００２１】
【発明の効果】請求項１の発明は、ゲート領域の間でソ
ース領域の下方に前記ソース領域に沿って半導体層内に
形成され且つ前記ゲート領域間の中間部分で下方に突出
した領域を有する第２導電形の領域を備えて成るので、
第２導電形の領域の突出した領域が存在するために電位
障壁が繋がりノーマリ・オフ特性を示し、また、突出し
ていない第２導電形の領域と前記ソース領域との接合面
と、前記領域と前記半導体層との接合面との距離が小さ
くなることにより静電誘導トランジスタの電流増幅率が
大きくなるという効果がある。
ース領域の下方に前記ソース領域に沿って半導体層内に
形成され且つ前記ゲート領域間の中間部分で下方に突出
した領域を有する第２導電形の領域を備えて成るので、
第２導電形の領域の突出した領域が存在するために電位
障壁が繋がりノーマリ・オフ特性を示し、また、突出し
ていない第２導電形の領域と前記ソース領域との接合面
と、前記領域と前記半導体層との接合面との距離が小さ
くなることにより静電誘導トランジスタの電流増幅率が
大きくなるという効果がある。
【００２２】請求項２の発明は、所定間隔でゲート形成
用の開孔が設けられ且つ隣接する前記ゲート形成用の開
孔の間の中間部分にノーマリ・オフ特性を得るために下
方に突出した第１の第２導電形の領域形成用の開孔が設
けられた前記酸化膜をマスクとして前記半導体層へ第２
導電形不純物を注入することにより前記第１の第２導電
形の領域を形成し、前記ゲート形成用の開孔で露出した
領域の間且つ前記半導体層内で前記第１の第２導電形の
領域より浅い領域に第２の第２導電形の領域を形成する
ようにしたので、第１の第２導電形の領域を形成した
後、マスク工程を１回追加するのみで第２の第２導電形
の領域を第１の第２導電形の領域よりも幅広く且つ浅く
形成することができ、第１の第２導電形の領域を深い領
域に形成することによりノーマリ・オフ特性を得ること
ができ、第２の第２導電形の領域を形成する深さにより
電流増幅率を変えることができ、ノーマリ・オフを維持
しつつ電流増幅率が大きな静電誘導トランジスタを得る
ことができるという効果がある。
用の開孔が設けられ且つ隣接する前記ゲート形成用の開
孔の間の中間部分にノーマリ・オフ特性を得るために下
方に突出した第１の第２導電形の領域形成用の開孔が設
けられた前記酸化膜をマスクとして前記半導体層へ第２
導電形不純物を注入することにより前記第１の第２導電
形の領域を形成し、前記ゲート形成用の開孔で露出した
領域の間且つ前記半導体層内で前記第１の第２導電形の
領域より浅い領域に第２の第２導電形の領域を形成する
ようにしたので、第１の第２導電形の領域を形成した
後、マスク工程を１回追加するのみで第２の第２導電形
の領域を第１の第２導電形の領域よりも幅広く且つ浅く
形成することができ、第１の第２導電形の領域を深い領
域に形成することによりノーマリ・オフ特性を得ること
ができ、第２の第２導電形の領域を形成する深さにより
電流増幅率を変えることができ、ノーマリ・オフを維持
しつつ電流増幅率が大きな静電誘導トランジスタを得る
ことができるという効果がある。
【図１】本発明の実施の形態による静電誘導トランジス
タの断面図である。
タの断面図である。
【図２】本発明の実施の形態の主要工程断面図である。
【図３】従来例を示す静電誘導トランジスタの断面図で
ある。
ある。
【図４】従来例を示す静電誘導トランジスタの主要工程
断面図である。
断面図である。
１ 半導体基板 ２ Ｎ- 高比抵抗半導体層 ３ Ｐ+ 形ゲート領域 ４ Ｎ+ 形ソース領域 ５ チャネル部Ｐ形領域 ５ａ Ｐ形領域突出部 ５ｂ 浅い領域のＰ形領域
Claims (2)
- 【請求項１】 第１導電形のドレイン領域を兼ねる半導
体基板の主表面上の第１導電形の半導体層内の主表面近
傍に所定間隔で形成された第２導電形のゲート領域と、
前記半導体層の主表面近傍で前記ゲート領域の間に前記
ゲート領域よりも浅い領域に形成された第１導電形のソ
ース領域と、前記ゲート領域の間で前記ソース領域の下
方に前記ソース領域に沿って前記半導体層内に形成され
且つ前記ゲート領域間の中間部分で下方に突出した領域
を有する第２導電形の領域とを備えてなることを特徴と
する静電誘導トランジスタ。 - 【請求項２】 第１導電形のドレイン領域を兼ねる半導
体基板の主表面上の第１の導電形の半導体層上に酸化膜
を形成する第１の工程と、所定間隔でゲート形成用の開
孔が設けられ且つ隣接する前記ゲート形成用の開孔の間
の中間部分にノーマリ・オフ特性を得るために下方に突
出した第１の第２導電形の領域形成用の開孔が設けられ
た前記酸化膜をマスクとして前記半導体層へ第２導電形
不純物を注入することにより前記第１の第２導電形の領
域を形成する第２の工程と、前記ゲート形成用の開孔で
露出した領域の間且つ前記半導体層内で前記第１の第２
導電形の領域より浅い領域に第２の第２導電形の領域を
形成する第３の工程と、ゲート形成用領域に第２導電形
不純物を注入して前記第２導電形不純物を熱拡散させる
ことにより第２導電形のゲート領域を形成する第４の工
程と、ソース形成用領域に第１導電形不純物を注入して
前記第１導電形不純物を熱拡散させることにより第１導
電形のソース領域を形成する第５の工程とを含むことを
特徴とする静電誘導トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19076695A JPH0945932A (ja) | 1995-07-26 | 1995-07-26 | 静電誘導トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19076695A JPH0945932A (ja) | 1995-07-26 | 1995-07-26 | 静電誘導トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945932A true JPH0945932A (ja) | 1997-02-14 |
Family
ID=16263373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19076695A Withdrawn JPH0945932A (ja) | 1995-07-26 | 1995-07-26 | 静電誘導トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945932A (ja) |
-
1995
- 1995-07-26 JP JP19076695A patent/JPH0945932A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |