JPH11340242A - ラテラルトランジスタおよびその製造方法 - Google Patents
ラテラルトランジスタおよびその製造方法Info
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- JPH11340242A JPH11340242A JP14147698A JP14147698A JPH11340242A JP H11340242 A JPH11340242 A JP H11340242A JP 14147698 A JP14147698 A JP 14147698A JP 14147698 A JP14147698 A JP 14147698A JP H11340242 A JPH11340242 A JP H11340242A
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Abstract
(57)【要約】
【課題】 電流増幅率を向上でき、良好なコンタクトが
得られる高性能なラテラルＰＮＰトランジスタおよびそ
の製造方法を提供する。 【解決手段】 異方性エッチングすることによってＮ型
エピタキシャル層４に凹部２０を形成し、斜め回転イオ
ン注入１９またはドープトポリシリコン２２からの拡散
によってＰ型コレクタ拡散層９およびＰ型エミッタ拡散
層１０を凹状に形成する。その後、凹部２０の底面およ
び側面にシリサイドを形成する。
得られる高性能なラテラルＰＮＰトランジスタおよびそ
の製造方法を提供する。 【解決手段】 異方性エッチングすることによってＮ型
エピタキシャル層４に凹部２０を形成し、斜め回転イオ
ン注入１９またはドープトポリシリコン２２からの拡散
によってＰ型コレクタ拡散層９およびＰ型エミッタ拡散
層１０を凹状に形成する。その後、凹部２０の底面およ
び側面にシリサイドを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置および
その製造方法に関し、特にバイポーラおよびＢｉＣＭＯ
ＳデバイスのラテラルＰＮＰトランジスタの構造および
その製造方法に関するものである。
その製造方法に関し、特にバイポーラおよびＢｉＣＭＯ
ＳデバイスのラテラルＰＮＰトランジスタの構造および
その製造方法に関するものである。
【０００２】
【従来の技術】図１１は従来のラテラルＰＮＰトランジ
スタを示す図であり、図１１（ａ）は平面図、図１１
（ｂ）は断面図である。図において、１はＰ型半導体基
板、２はＮ型埋込層、３はＰ型埋込層、４はＮ型エピタ
キシャル層、５はＰ型ウエル拡散層、６はフィールド酸
化膜、７はＰ型チャネルカット層、８はＮ型ベース拡散
層、９はＰ型コレクタ拡散層、１０はＰ型エミッタ拡散
層、１１，１２は層間絶縁膜、１３はシリサイド膜、１
５はコレクタ電極、１６はエミッタ電極、１７はベース
電極であり、Ｐ型エミッタ拡散層１０はドーナツ状に形
成されたＰ型コレクタ拡散層９によって囲まれている。
スタを示す図であり、図１１（ａ）は平面図、図１１
（ｂ）は断面図である。図において、１はＰ型半導体基
板、２はＮ型埋込層、３はＰ型埋込層、４はＮ型エピタ
キシャル層、５はＰ型ウエル拡散層、６はフィールド酸
化膜、７はＰ型チャネルカット層、８はＮ型ベース拡散
層、９はＰ型コレクタ拡散層、１０はＰ型エミッタ拡散
層、１１，１２は層間絶縁膜、１３はシリサイド膜、１
５はコレクタ電極、１６はエミッタ電極、１７はベース
電極であり、Ｐ型エミッタ拡散層１０はドーナツ状に形
成されたＰ型コレクタ拡散層９によって囲まれている。
【０００３】次に、図１１に示すラテラルＰＮＰトラン
ジスタの製造方法について説明する。まず、Ｐ型半導体
基板１上にＮ型イオン注入および熱拡散によりＮ型埋込
層２とＰ型イオン注入および熱拡散によりＰ型埋込層３
とを形成する。次に、Ｎ型エピタキシャル層４を成長さ
せた後、Ｐ型イオン注入および熱拡散によりＰ型ウエル
拡散層５を形成する。その後、Ｐ型チャネルカット層７
を形成した後、フィールド酸化膜６を形成する。
ジスタの製造方法について説明する。まず、Ｐ型半導体
基板１上にＮ型イオン注入および熱拡散によりＮ型埋込
層２とＰ型イオン注入および熱拡散によりＰ型埋込層３
とを形成する。次に、Ｎ型エピタキシャル層４を成長さ
せた後、Ｐ型イオン注入および熱拡散によりＰ型ウエル
拡散層５を形成する。その後、Ｐ型チャネルカット層７
を形成した後、フィールド酸化膜６を形成する。
【０００４】次に、Ｎ型イオン注入によりＮ型ベース拡
散層８、Ｐ型イオン注入によりＰ型コレクタ拡散層９お
よびＰ型エミッタ拡散層１０を形成する。その後、層間
絶縁膜１１，１２を形成した後、コレクタ，エミッタ，
ベース領域を同時に開口し、シリサイド膜１３および各
電極１５，１６，１７を形成する。
散層８、Ｐ型イオン注入によりＰ型コレクタ拡散層９お
よびＰ型エミッタ拡散層１０を形成する。その後、層間
絶縁膜１１，１２を形成した後、コレクタ，エミッタ，
ベース領域を同時に開口し、シリサイド膜１３および各
電極１５，１６，１７を形成する。
【０００５】さらに、バイポーラおよびＢｉＣＭＯＳデ
バイスにおけるラテラルＰＮＰトランジスタのエミッタ
拡散層とコレクタ拡散層とは通常ＮＰＮトランジスタの
ベース拡散層形成時またはＰＭＯＳトランジスタのソー
ス・ドレイン層形成時に形成し、ラテラルＰＮＰトラン
ジスタのベース領域はエピタキシャル層で形成する。
バイスにおけるラテラルＰＮＰトランジスタのエミッタ
拡散層とコレクタ拡散層とは通常ＮＰＮトランジスタの
ベース拡散層形成時またはＰＭＯＳトランジスタのソー
ス・ドレイン層形成時に形成し、ラテラルＰＮＰトラン
ジスタのベース領域はエピタキシャル層で形成する。
【０００６】
【発明が解決しようとする課題】従来のラテラルＰＮＰ
トランジスタは以上のように構成され、製造されてお
り、ラテラルＰＮＰトランジスタのベース幅はフォトレ
ジストをマスクとして形成されるエミッタ拡散層とコレ
クタ拡散層とで決定する。つまり、エミッタ拡散層とコ
レクタ拡散層とを形成する際のフォトマスクおよびフォ
トレジストの加工精度と拡散層の深さで決まり、ラテラ
ル（横）方向のベース幅はフォトレジストの加工精度上
５〜１０μｍであまり小さくできない。このためエミッ
タから注入された正孔はベースまたは基板で捕らえられ
コレクタに到達する量は少なく、ラテラルＰＮＰトラン
ジスタにおいて高い電流増幅率（ｈFE）を得ることは困
難であった。
トランジスタは以上のように構成され、製造されてお
り、ラテラルＰＮＰトランジスタのベース幅はフォトレ
ジストをマスクとして形成されるエミッタ拡散層とコレ
クタ拡散層とで決定する。つまり、エミッタ拡散層とコ
レクタ拡散層とを形成する際のフォトマスクおよびフォ
トレジストの加工精度と拡散層の深さで決まり、ラテラ
ル（横）方向のベース幅はフォトレジストの加工精度上
５〜１０μｍであまり小さくできない。このためエミッ
タから注入された正孔はベースまたは基板で捕らえられ
コレクタに到達する量は少なく、ラテラルＰＮＰトラン
ジスタにおいて高い電流増幅率（ｈFE）を得ることは困
難であった。
【０００７】一般に、コレクタ電流をＩC、ベース電流
をＩB、エミッタ拡散層の側面積をＡS、エミッタ拡散層
の底面積をＡBとすると、ラテラルＰＮＰトランジスタ
のｈFEは ｈFE＝ＩC／ＩB∝ＡS／ＡB という関係があり、エミッタ拡散層の底面積ＡBを小さ
く、エミッタ拡散層の側面積ＡSを大きくすればｈFEを
向上させることができる。
をＩB、エミッタ拡散層の側面積をＡS、エミッタ拡散層
の底面積をＡBとすると、ラテラルＰＮＰトランジスタ
のｈFEは ｈFE＝ＩC／ＩB∝ＡS／ＡB という関係があり、エミッタ拡散層の底面積ＡBを小さ
く、エミッタ拡散層の側面積ＡSを大きくすればｈFEを
向上させることができる。
【０００８】また、エミッタ拡散層面積をＡE、エミッ
タコンタクト面積をＡCとすれば ｈFE＝ＩC／ＩB∝ＡE／ＡC という関係があり、エミッタ拡散層面積ＡEに対してエ
ミッタコンタクト面積ＡCを小さくすればｈFEを向上さ
せることができるが、この場合コンタクト抵抗の増加に
よるトランジスタ特性への影響を考慮しなければならな
い。
タコンタクト面積をＡCとすれば ｈFE＝ＩC／ＩB∝ＡE／ＡC という関係があり、エミッタ拡散層面積ＡEに対してエ
ミッタコンタクト面積ＡCを小さくすればｈFEを向上さ
せることができるが、この場合コンタクト抵抗の増加に
よるトランジスタ特性への影響を考慮しなければならな
い。
【０００９】これらを解決するものとして、特開昭５５
−６３８６７号公報にはエミッタ拡散層およびコレクタ
拡散層を凹型に形成したものが開示されている。しか
し、これには電極と拡散層とのコンタクト部において良
好なコンタクトがとれないという問題点があった。
−６３８６７号公報にはエミッタ拡散層およびコレクタ
拡散層を凹型に形成したものが開示されている。しか
し、これには電極と拡散層とのコンタクト部において良
好なコンタクトがとれないという問題点があった。
【００１０】この発明は上記のような問題点を解消する
ために成されたもので、電流増幅率を向上でき、良好な
コンタクトを得ることのできるラテラルＰＮＰトランジ
スタおよびその製造方法を提供することを目的としてい
る。
ために成されたもので、電流増幅率を向上でき、良好な
コンタクトを得ることのできるラテラルＰＮＰトランジ
スタおよびその製造方法を提供することを目的としてい
る。
【００１１】
【課題を解決するための手段】この発明の請求項１に係
るラテラルトランジスタは、コレクタ拡散層およびエミ
ッタ拡散層が凹状であり、かつ上記コレクタ拡散層およ
びエミッタ拡散層の上面および側面にシリサイドを備え
たものである。
るラテラルトランジスタは、コレクタ拡散層およびエミ
ッタ拡散層が凹状であり、かつ上記コレクタ拡散層およ
びエミッタ拡散層の上面および側面にシリサイドを備え
たものである。
【００１２】この発明の請求項２に係るラテラルトラン
ジスタは、コレクタ拡散層およびエミッタ拡散層が凹状
であり、かつ上記コレクタ拡散層およびエミッタ拡散層
の上面および側面にポリシリコンを備えたものである。
ジスタは、コレクタ拡散層およびエミッタ拡散層が凹状
であり、かつ上記コレクタ拡散層およびエミッタ拡散層
の上面および側面にポリシリコンを備えたものである。
【００１３】この発明の請求項３に係るラテラルトラン
ジスタは、コレクタ拡散層およびエミッタ拡散層が凹状
であり、かつ上記コレクタ拡散層およびエミッタ拡散層
の上記凹状内にポリシリコンを埋込んだものである。
ジスタは、コレクタ拡散層およびエミッタ拡散層が凹状
であり、かつ上記コレクタ拡散層およびエミッタ拡散層
の上記凹状内にポリシリコンを埋込んだものである。
【００１４】この発明の請求項４に係るラテラルトラン
ジスタは、ポリシリコン上にシリサイドを備えたもので
ある。
ジスタは、ポリシリコン上にシリサイドを備えたもので
ある。
【００１５】この発明の請求項５に係るラテラルトラン
ジスタは、エミッタ拡散層上のポリシリコンがコレクタ
拡散層上のポリシリコンにできるだけ近づくように延長
して設けたものである。
ジスタは、エミッタ拡散層上のポリシリコンがコレクタ
拡散層上のポリシリコンにできるだけ近づくように延長
して設けたものである。
【００１６】この発明の請求項６に係るラテラルトラン
ジスタは、ベース領域内のベース拡散層を凹状に形成し
たものである。
ジスタは、ベース領域内のベース拡散層を凹状に形成し
たものである。
【００１７】この発明の請求項７に係るラテラルトラン
ジスタの製造方法は、半導体基板上にイオン注入により
埋込層を形成する工程と、上記埋込層上にエピタキシャ
ル層を形成した後、ウエル拡散層およびチャネルカット
拡散層を形成する工程と、フィールド酸化膜を形成する
工程と、上記エピタキシャル層内にベース拡散層を形成
する工程と、全面に第１の酸化膜を形成し、レジストを
マスクとして上記第１の酸化膜および上記エピタキシャ
ル層を異方性エッチングして凹部を形成する工程と、上
記レジストを除去し、全面に第２の酸化膜を形成した
後、上記第１の酸化膜をマスクとして第２の酸化膜越し
に不純物イオンを斜め回転注入後、熱処理を行い、凹状
のエミッタ拡散層とコレクタ拡散層とを形成する工程
と、上記第２の酸化膜を除去して、全面に金属を形成
し、熱処理を行うことにより上記凹状のエミッタ拡散層
とコレクタ拡散層の上面および側面にシリサイドを形成
する工程と、を備えたものである。
ジスタの製造方法は、半導体基板上にイオン注入により
埋込層を形成する工程と、上記埋込層上にエピタキシャ
ル層を形成した後、ウエル拡散層およびチャネルカット
拡散層を形成する工程と、フィールド酸化膜を形成する
工程と、上記エピタキシャル層内にベース拡散層を形成
する工程と、全面に第１の酸化膜を形成し、レジストを
マスクとして上記第１の酸化膜および上記エピタキシャ
ル層を異方性エッチングして凹部を形成する工程と、上
記レジストを除去し、全面に第２の酸化膜を形成した
後、上記第１の酸化膜をマスクとして第２の酸化膜越し
に不純物イオンを斜め回転注入後、熱処理を行い、凹状
のエミッタ拡散層とコレクタ拡散層とを形成する工程
と、上記第２の酸化膜を除去して、全面に金属を形成
し、熱処理を行うことにより上記凹状のエミッタ拡散層
とコレクタ拡散層の上面および側面にシリサイドを形成
する工程と、を備えたものである。
【００１８】この発明の請求項８に係るラテラルトラン
ジスタの製造方法は、半導体基板上にイオン注入により
埋込層を形成する工程と、上記埋込層上にエピタキシャ
ル層を形成した後、ウエル拡散層およびチャネルカット
拡散層を形成する工程と、フィールド酸化膜を形成する
工程と、上記エピタキシャル層内にベース拡散層を形成
する工程と、全面に第１の酸化膜を形成し、レジストを
マスクとして上記第１の酸化膜および上記エピタキシャ
ル層を異方性エッチングして凹部を形成する工程と、上
記レジストを除去し、全面に第２の酸化膜を形成した後
除去する工程と、全面にドープトポリシリコンを形成
し、上記凹部内にパターニングしたドープトポリシリコ
ンを形成する工程と、熱処理を行い、上記パターニング
したドープトポリシリコンから不純物イオンを拡散する
ことにより凹状のエミッタ拡散層とコレクタ拡散層とを
形成する工程と、全面に金属を形成し、熱処理を行うこ
とにより上記パターニングしたドープトポリシリコン上
にシリサイドを形成する工程と、を備えたものである。
ジスタの製造方法は、半導体基板上にイオン注入により
埋込層を形成する工程と、上記埋込層上にエピタキシャ
ル層を形成した後、ウエル拡散層およびチャネルカット
拡散層を形成する工程と、フィールド酸化膜を形成する
工程と、上記エピタキシャル層内にベース拡散層を形成
する工程と、全面に第１の酸化膜を形成し、レジストを
マスクとして上記第１の酸化膜および上記エピタキシャ
ル層を異方性エッチングして凹部を形成する工程と、上
記レジストを除去し、全面に第２の酸化膜を形成した後
除去する工程と、全面にドープトポリシリコンを形成
し、上記凹部内にパターニングしたドープトポリシリコ
ンを形成する工程と、熱処理を行い、上記パターニング
したドープトポリシリコンから不純物イオンを拡散する
ことにより凹状のエミッタ拡散層とコレクタ拡散層とを
形成する工程と、全面に金属を形成し、熱処理を行うこ
とにより上記パターニングしたドープトポリシリコン上
にシリサイドを形成する工程と、を備えたものである。
【００１９】この発明の請求項９に係るラテラルトラン
ジスタは、エミッタ拡散層の平面視が十字型であるよう
にしたものである。
ジスタは、エミッタ拡散層の平面視が十字型であるよう
にしたものである。
【００２０】この発明の請求項１０に係るラテラルトラ
ンジスタは、エミッタ拡散層の平面視がＬ字型であるよ
うにしたものである。
ンジスタは、エミッタ拡散層の平面視がＬ字型であるよ
うにしたものである。
【００２１】
【発明の実施の形態】実施の形態１．図１はこの発明の
実施の形態１のラテラルＰＮＰトランジスタの構造を示
す断面図である。図において、１はＰ型半導体基板、２
はＮ型埋込層、３はＰ型埋込層、４はＮ型エピタキシャ
ル層、５はＰ型ウエル拡散層、６はフィールド酸化膜、
７はＰ型チャネルカット層、８はＮ型ベース拡散層、９
はＰ型コレクタ拡散層、１０はＰ型エミッタ拡散層、１
２は層間絶縁膜、１３ａはシリサイド膜、１５はコレク
タ電極、１６はエミッタ電極、１７はベース電極、１８
は酸化膜、２０は凹部であり、Ｐ型エミッタ拡散層１０
はドーナツ状に形成されたＰ型コレクタ拡散層９によっ
て囲まれている。
実施の形態１のラテラルＰＮＰトランジスタの構造を示
す断面図である。図において、１はＰ型半導体基板、２
はＮ型埋込層、３はＰ型埋込層、４はＮ型エピタキシャ
ル層、５はＰ型ウエル拡散層、６はフィールド酸化膜、
７はＰ型チャネルカット層、８はＮ型ベース拡散層、９
はＰ型コレクタ拡散層、１０はＰ型エミッタ拡散層、１
２は層間絶縁膜、１３ａはシリサイド膜、１５はコレク
タ電極、１６はエミッタ電極、１７はベース電極、１８
は酸化膜、２０は凹部であり、Ｐ型エミッタ拡散層１０
はドーナツ状に形成されたＰ型コレクタ拡散層９によっ
て囲まれている。
【００２２】図２はこの発明の実施の形態１のラテラル
ＰＮＰトランジスタの製造方法を示す工程断面図であ
り、図にしたがって順次説明する。まず、図２（ａ）に
示すように、Ｐ型半導体基板１上にＮ型イオン注入およ
び熱拡散によりＮ型埋込層２とＰ型イオン注入および熱
拡散によりＰ型埋込層３とを形成する。次に、Ｎ型エピ
タキシャル層４を成長させた後、Ｐ型イオン注入および
熱拡散によりＰ型ウエル拡散層５を形成し、Ｐ型チャネ
ルカット層７を形成した後、フィールド酸化膜６を形成
する。その後、レジスト（図示せず）をマスクとしてＮ
型不純物イオン（例えばｐ+ 、Ａｓ+ 等）注入によりＮ
型ベース拡散層８を形成し、酸化膜１８を全面に形成す
る。
ＰＮＰトランジスタの製造方法を示す工程断面図であ
り、図にしたがって順次説明する。まず、図２（ａ）に
示すように、Ｐ型半導体基板１上にＮ型イオン注入およ
び熱拡散によりＮ型埋込層２とＰ型イオン注入および熱
拡散によりＰ型埋込層３とを形成する。次に、Ｎ型エピ
タキシャル層４を成長させた後、Ｐ型イオン注入および
熱拡散によりＰ型ウエル拡散層５を形成し、Ｐ型チャネ
ルカット層７を形成した後、フィールド酸化膜６を形成
する。その後、レジスト（図示せず）をマスクとしてＮ
型不純物イオン（例えばｐ+ 、Ａｓ+ 等）注入によりＮ
型ベース拡散層８を形成し、酸化膜１８を全面に形成す
る。
【００２３】次に、図２（ｂ）に示すように、レジスト
１４をマスクとして酸化膜１８およびＮ型エピタキシャ
ル層４を異方性エッチングして凹部２０を形成する。次
に、図２（ｃ）に示すように、レジスト１４を除去した
後、異方性エッチングのダメージ層の除去のために凹部
２０のシリコン表面を酸化して酸化膜２１を形成する。
その後、酸化膜１８をマスクとしてＰ型不純物イオン
（例えば、Ｂ+，ＢＦ2+等）１９を斜め回転注入する。
このとき、凹部２０の底面および側面には酸化膜２１越
しにＰ型不純物イオンが注入される。次に、図２（ｄ）
に示すように、熱処理を行い、Ｐ型コレクタ拡散層９お
よびＰ型エミッタ拡散層１０を形成する。その後、酸化
膜２１を除去する。
１４をマスクとして酸化膜１８およびＮ型エピタキシャ
ル層４を異方性エッチングして凹部２０を形成する。次
に、図２（ｃ）に示すように、レジスト１４を除去した
後、異方性エッチングのダメージ層の除去のために凹部
２０のシリコン表面を酸化して酸化膜２１を形成する。
その後、酸化膜１８をマスクとしてＰ型不純物イオン
（例えば、Ｂ+，ＢＦ2+等）１９を斜め回転注入する。
このとき、凹部２０の底面および側面には酸化膜２１越
しにＰ型不純物イオンが注入される。次に、図２（ｄ）
に示すように、熱処理を行い、Ｐ型コレクタ拡散層９お
よびＰ型エミッタ拡散層１０を形成する。その後、酸化
膜２１を除去する。
【００２４】その後、図１に示すように、例えばＴｉ，
Ｃｏ等の金属を全面に形成した後、熱処理を行うことに
より凹部２０の底面および側面のシリコン露出面にシリ
サイド（例えばＴｉＳｉ2，ＣｏＳｉ2等）１３ａを選択
的に形成する。最後に、層間絶縁膜１２を形成した後、
コレクタ，エミッタ，ベース領域を同時に開口し、各電
極１５，１６，１７を形成する。
Ｃｏ等の金属を全面に形成した後、熱処理を行うことに
より凹部２０の底面および側面のシリコン露出面にシリ
サイド（例えばＴｉＳｉ2，ＣｏＳｉ2等）１３ａを選択
的に形成する。最後に、層間絶縁膜１２を形成した後、
コレクタ，エミッタ，ベース領域を同時に開口し、各電
極１５，１６，１７を形成する。
【００２５】この発明のラテラルＰＮＰトランジスタは
Ｐ型エミッタ拡散層１０を凹型に形成することにより、
底面積を変えずに側面積のみ大きく形成し、また、エミ
ッタコンタクト面積を変えずにＰ型エミッタ拡散層１０
の面積を大きくしたので、電流増幅率を向上させること
ができる。
Ｐ型エミッタ拡散層１０を凹型に形成することにより、
底面積を変えずに側面積のみ大きく形成し、また、エミ
ッタコンタクト面積を変えずにＰ型エミッタ拡散層１０
の面積を大きくしたので、電流増幅率を向上させること
ができる。
【００２６】また、Ｐ型エミッタ拡散層１０およびＰ型
コレクタ拡散層９の側面および底面にシリサイド１３ａ
を形成したので、エミッタ抵抗およびコレクタ抵抗を低
減できるとともにエミッタ電極１５およびコレクタ電極
１６とＰ型エミッタ拡散層１０およびＰ型コレクタ拡散
層９とのコンタクト部においてオーミックコンタクトが
形成でき、コンタクト抵抗を低減することができる。
コレクタ拡散層９の側面および底面にシリサイド１３ａ
を形成したので、エミッタ抵抗およびコレクタ抵抗を低
減できるとともにエミッタ電極１５およびコレクタ電極
１６とＰ型エミッタ拡散層１０およびＰ型コレクタ拡散
層９とのコンタクト部においてオーミックコンタクトが
形成でき、コンタクト抵抗を低減することができる。
【００２７】以上のことからトランジスタのセル面積お
よび耐圧を変えることなく電流増幅率を向上させること
ができ、トランジスタ特性のバラツキを抑制でき、高性
能なラテラルＰＮＰトランジスタが得られる。
よび耐圧を変えることなく電流増幅率を向上させること
ができ、トランジスタ特性のバラツキを抑制でき、高性
能なラテラルＰＮＰトランジスタが得られる。
【００２８】実施の形態２．図３はこの発明の実施の形
態２のラテラルＰＮＰトランジスタの構造を示す断面図
である。図において、１はＰ型半導体基板、２はＮ型埋
込層、３はＰ型埋込層、４はＮ型エピタキシャル層、５
はＰ型ウエル拡散層、６はフィールド酸化膜、７はＰ型
チャネルカット層、８はＮ型ベース拡散層、９はＰ型コ
レクタ拡散層、１０はＰ型エミッタ拡散層、１２は層間
絶縁膜、１３はシリサイド膜、１５はコレクタ電極、１
６はエミッタ電極、１７はベース電極、１８は酸化膜、
２０は凹部、２２はｐ型不純物イオンを注入したドープ
トポリシリコン膜であり、Ｐ型エミッタ拡散層１０はド
ーナツ状に形成されたＰ型コレクタ拡散層９によって囲
まれている。
態２のラテラルＰＮＰトランジスタの構造を示す断面図
である。図において、１はＰ型半導体基板、２はＮ型埋
込層、３はＰ型埋込層、４はＮ型エピタキシャル層、５
はＰ型ウエル拡散層、６はフィールド酸化膜、７はＰ型
チャネルカット層、８はＮ型ベース拡散層、９はＰ型コ
レクタ拡散層、１０はＰ型エミッタ拡散層、１２は層間
絶縁膜、１３はシリサイド膜、１５はコレクタ電極、１
６はエミッタ電極、１７はベース電極、１８は酸化膜、
２０は凹部、２２はｐ型不純物イオンを注入したドープ
トポリシリコン膜であり、Ｐ型エミッタ拡散層１０はド
ーナツ状に形成されたＰ型コレクタ拡散層９によって囲
まれている。
【００２９】図４は図３に示したラテラルＰＮＰトラン
ジスタの製造方法を示す工程断面図である。図にしたが
って順次説明する。まず、図４（ａ）に示すように、Ｐ
型半導体基板１上にＮ型イオン注入および熱拡散により
Ｎ型埋込層２とＰ型イオン注入および熱拡散によりＰ型
埋込層３とを形成する。次に、Ｎ型エピタキシャル層４
を成長させた後、Ｐ型イオン注入および熱拡散によりＰ
型ウエル拡散層５を形成し、Ｐ型チャネルカット層７を
形成した後、フィールド酸化膜６を形成する。その後、
レジスト（図示せず）をマスクとしてＮ型不純物イオン
（例えばｐ+ 、Ａｓ+ 等）注入によりＮ型ベース拡散層
８を形成し、酸化膜１８を全面に形成する。
ジスタの製造方法を示す工程断面図である。図にしたが
って順次説明する。まず、図４（ａ）に示すように、Ｐ
型半導体基板１上にＮ型イオン注入および熱拡散により
Ｎ型埋込層２とＰ型イオン注入および熱拡散によりＰ型
埋込層３とを形成する。次に、Ｎ型エピタキシャル層４
を成長させた後、Ｐ型イオン注入および熱拡散によりＰ
型ウエル拡散層５を形成し、Ｐ型チャネルカット層７を
形成した後、フィールド酸化膜６を形成する。その後、
レジスト（図示せず）をマスクとしてＮ型不純物イオン
（例えばｐ+ 、Ａｓ+ 等）注入によりＮ型ベース拡散層
８を形成し、酸化膜１８を全面に形成する。
【００３０】次に、図４（ｂ）に示すように、レジスト
１４をマスクとして酸化膜１８およびＮ型エピタキシャ
ル層４を異方性エッチングして凹部２０を形成する。次
に、図４（ｃ）に示すように、レジスト１４を除去した
後、異方性エッチングのダメージ層の除去のために凹部
２０のシリコン表面を酸化して酸化膜２１を形成して除
去する。その後、Ｐ型不純物イオンを注入したポリシリ
コン膜を全面に堆積させた後パターニングして、凹部２
０にＰ型不純物イオンのドープトポリシリコン膜２２を
形成する。その後、ドープトポリシリコン膜２２からＰ
型不純物イオンをシリコン中へ拡散させてＰ型コレクタ
拡散層９およびＰ型エミッタ拡散層１０を形成する。最
後に、図３に示すように、層間絶縁膜１２を形成した
後、コレクタ，エミッタ，ベース領域を同時に開口し、
シリサイド膜１３および各電極１５，１６，１７を形成
する。
１４をマスクとして酸化膜１８およびＮ型エピタキシャ
ル層４を異方性エッチングして凹部２０を形成する。次
に、図４（ｃ）に示すように、レジスト１４を除去した
後、異方性エッチングのダメージ層の除去のために凹部
２０のシリコン表面を酸化して酸化膜２１を形成して除
去する。その後、Ｐ型不純物イオンを注入したポリシリ
コン膜を全面に堆積させた後パターニングして、凹部２
０にＰ型不純物イオンのドープトポリシリコン膜２２を
形成する。その後、ドープトポリシリコン膜２２からＰ
型不純物イオンをシリコン中へ拡散させてＰ型コレクタ
拡散層９およびＰ型エミッタ拡散層１０を形成する。最
後に、図３に示すように、層間絶縁膜１２を形成した
後、コレクタ，エミッタ，ベース領域を同時に開口し、
シリサイド膜１３および各電極１５，１６，１７を形成
する。
【００３１】この発明のラテラルＰＮＰトランジスタは
Ｐ型エミッタ拡散層１０を凹型に形成することにより、
底面積を変えずに側面積のみ大きく形成し、また、エミ
ッタコンタクト面積を変えずにＰ型エミッタ拡散層１０
の面積を大きくしたので、電流増幅率を向上させること
ができる。
Ｐ型エミッタ拡散層１０を凹型に形成することにより、
底面積を変えずに側面積のみ大きく形成し、また、エミ
ッタコンタクト面積を変えずにＰ型エミッタ拡散層１０
の面積を大きくしたので、電流増幅率を向上させること
ができる。
【００３２】また、Ｐ型エミッタ拡散層１０およびＰ型
コレクタ拡散層９をドープトポリシリコン膜２２から不
純物を拡散することによって形成したので、拡散層９，
１０を制御良く、均一に形成することができる。
コレクタ拡散層９をドープトポリシリコン膜２２から不
純物を拡散することによって形成したので、拡散層９，
１０を制御良く、均一に形成することができる。
【００３３】実施の形態３．図５はこの発明の実施の形
態３のラテラルＰＮＰトランジスタの構造を示す断面図
である。図に示すように、実施の形態２に示したラテラ
ルＰＮＰトランジスタのドープトポリシリコン膜２２上
にシリサイド１３ａを選択的に形成したものである。
態３のラテラルＰＮＰトランジスタの構造を示す断面図
である。図に示すように、実施の形態２に示したラテラ
ルＰＮＰトランジスタのドープトポリシリコン膜２２上
にシリサイド１３ａを選択的に形成したものである。
【００３４】従って、実施の形態３のラテラルＰＮＰト
ランジスタの製造方法は図４（ａ）〜（ｃ）の工程と同
様に形成した後、例えばＴｉ，Ｃｏ等の金属を全面に形
成した後、熱処理を行うことによりドープトポリシリコ
ン膜２２上にシリサイド（例えばＴｉＳｉ2，ＣｏＳｉ2
等）１３ａを選択的に形成する。
ランジスタの製造方法は図４（ａ）〜（ｃ）の工程と同
様に形成した後、例えばＴｉ，Ｃｏ等の金属を全面に形
成した後、熱処理を行うことによりドープトポリシリコ
ン膜２２上にシリサイド（例えばＴｉＳｉ2，ＣｏＳｉ2
等）１３ａを選択的に形成する。
【００３５】ここで、実施の形態３のラテラルＰＮＰト
ランジスタの製造方法として実施の形態１と同様にして
図２（ａ）〜（ｄ）の工程を経た後、全面にポリシリコ
ン膜を形成してパターニングした後、例えばＴｉ，Ｃｏ
等の金属を全面に形成した後、熱処理を行うことにより
ポリシリコン膜上にシリサイド（例えばＴｉＳｉ2，Ｃ
ｏＳｉ2等）１３ａを選択的に形成してもよい。
ランジスタの製造方法として実施の形態１と同様にして
図２（ａ）〜（ｄ）の工程を経た後、全面にポリシリコ
ン膜を形成してパターニングした後、例えばＴｉ，Ｃｏ
等の金属を全面に形成した後、熱処理を行うことにより
ポリシリコン膜上にシリサイド（例えばＴｉＳｉ2，Ｃ
ｏＳｉ2等）１３ａを選択的に形成してもよい。
【００３６】どちらの製造方法においても、上記実施の
形態２の効果に加えて、ポリシリコン膜をフィールド酸
化膜６上にまで延長して形成することによりコレクタ電
極１５をコレクタ拡散層９内より引き出して形成するこ
とができる。このことにより、電極形成における自由度
がひろがり、ラテラルＰＮＰトランジスタのセル面積を
縮小することができる。
形態２の効果に加えて、ポリシリコン膜をフィールド酸
化膜６上にまで延長して形成することによりコレクタ電
極１５をコレクタ拡散層９内より引き出して形成するこ
とができる。このことにより、電極形成における自由度
がひろがり、ラテラルＰＮＰトランジスタのセル面積を
縮小することができる。
【００３７】実施の形態４．図６はこの発明の実施の形
態４のラテラルＰＮＰトランジスタの構造を示す断面図
である。図に示すように、エミッタ拡散層１０上のポリ
シリコン２２ａをできるだけ延長してコレクタ拡散層９
上のポリシリコン２２ｂに近づくように形成されてい
る。また、この製造方法は実施の形態３と同様であり、
ポリシリコン２２ａ，２２ｂはパターニングすることに
よって形成される。
態４のラテラルＰＮＰトランジスタの構造を示す断面図
である。図に示すように、エミッタ拡散層１０上のポリ
シリコン２２ａをできるだけ延長してコレクタ拡散層９
上のポリシリコン２２ｂに近づくように形成されてい
る。また、この製造方法は実施の形態３と同様であり、
ポリシリコン２２ａ，２２ｂはパターニングすることに
よって形成される。
【００３８】この場合、延長されたエミッタ拡散層１０
上のポリシリコン２２ａによってベース領域の表面電位
を上げることができ、耐圧を向上することができる。
上のポリシリコン２２ａによってベース領域の表面電位
を上げることができ、耐圧を向上することができる。
【００３９】実施の形態５．図７はこの発明の実施の形
態５のラテラルＰＮＰトランジスタの構造を示す断面図
である。図に示すように、コレクタ拡散層９およびエミ
ッタ拡散層１０に形成した凹部２０内にドープトポリシ
リコン膜２２ｃを埋込むことにより電極を形成し、Ｐ型
コレクタ拡散層９およびＰ型エミッタ拡散層１０はドー
プトポリシリコン膜２２ｃからＰ型不純物イオンをシリ
コン中へ拡散させて形成しており、その製造方法は実施
の形態２と同様である。その後、例えばＴｉ，Ｃｏ等の
金属を全面に形成した後、熱処理を行うことによりドー
プトポリシリコン膜２２ｃ上にシリサイド（例えばＴｉ
Ｓｉ2，ＣｏＳｉ2等）１３ａを選択的に形成する。
態５のラテラルＰＮＰトランジスタの構造を示す断面図
である。図に示すように、コレクタ拡散層９およびエミ
ッタ拡散層１０に形成した凹部２０内にドープトポリシ
リコン膜２２ｃを埋込むことにより電極を形成し、Ｐ型
コレクタ拡散層９およびＰ型エミッタ拡散層１０はドー
プトポリシリコン膜２２ｃからＰ型不純物イオンをシリ
コン中へ拡散させて形成しており、その製造方法は実施
の形態２と同様である。その後、例えばＴｉ，Ｃｏ等の
金属を全面に形成した後、熱処理を行うことによりドー
プトポリシリコン膜２２ｃ上にシリサイド（例えばＴｉ
Ｓｉ2，ＣｏＳｉ2等）１３ａを選択的に形成する。
【００４０】この場合、Ｐ型コレクタ拡散層９およびＰ
型エミッタ拡散層１０に形成する凹部２０を非常に微細
に形成することができ、トランジスタのセル面積を大幅
に縮小することができる。また、コレクタ電極１５をＰ
型コレクタ拡散層９の真上に形成する必要がないため電
極形成における自由度がひろがり、トランジスタのセル
面積を縮小することができる。
型エミッタ拡散層１０に形成する凹部２０を非常に微細
に形成することができ、トランジスタのセル面積を大幅
に縮小することができる。また、コレクタ電極１５をＰ
型コレクタ拡散層９の真上に形成する必要がないため電
極形成における自由度がひろがり、トランジスタのセル
面積を縮小することができる。
【００４１】実施の形態６．上記実施の形態１〜５にお
いてＮ型ベース拡散層８をＰ型コレクタ拡散層９および
Ｐ型エミッタ拡散層１０と同様に凹型に形成してもよ
い。図８はこの発明の実施の形態６のラテラルＰＮＰト
ランジスタの構造を示す断面図である。図に示すよう
に、実施の形態５のラテラルＰＮＰトランジスタにおい
てＮ型ベース拡散層８をＰ型コレクタ拡散層９およびＰ
型エミッタ拡散層１０と同様に凹型に形成している。こ
の場合、Ｎ型ベース抵抗を低減することができる。
いてＮ型ベース拡散層８をＰ型コレクタ拡散層９および
Ｐ型エミッタ拡散層１０と同様に凹型に形成してもよ
い。図８はこの発明の実施の形態６のラテラルＰＮＰト
ランジスタの構造を示す断面図である。図に示すよう
に、実施の形態５のラテラルＰＮＰトランジスタにおい
てＮ型ベース拡散層８をＰ型コレクタ拡散層９およびＰ
型エミッタ拡散層１０と同様に凹型に形成している。こ
の場合、Ｎ型ベース抵抗を低減することができる。
【００４２】実施の形態７．図９および図１０はこの発
明の実施の形態７のラテラルＰＮＰトランジスタを示す
平面図である。図において、２３はＰ型エミッタ拡散
層、２４はＰ型コレクタ拡散層、２５はＮ型ベース拡散
層、２６はエミッタコンタクト部、２７はコレクタコン
タクト部、２８はベースコンタクト部、２９はエミッタ
電極、３０はコレクタ電極、３１はベース電極であり、
太い実線はアルミ配線である。図９に示すように、Ｐ型
エミッタ拡散層２３は十字型に形成されている。また、
図１０ではＰ型エミッタ拡散層２３はＬ字型に形成され
ている。
明の実施の形態７のラテラルＰＮＰトランジスタを示す
平面図である。図において、２３はＰ型エミッタ拡散
層、２４はＰ型コレクタ拡散層、２５はＮ型ベース拡散
層、２６はエミッタコンタクト部、２７はコレクタコン
タクト部、２８はベースコンタクト部、２９はエミッタ
電極、３０はコレクタ電極、３１はベース電極であり、
太い実線はアルミ配線である。図９に示すように、Ｐ型
エミッタ拡散層２３は十字型に形成されている。また、
図１０ではＰ型エミッタ拡散層２３はＬ字型に形成され
ている。
【００４３】つまり、Ｐ型エミッタ拡散層２３において
従来のような四角形の場合よりも周辺長を長くすること
ができ、Ｐ型エミッタ拡散層２３の底面積を変えること
なく側面積のみを大きくする事ができる。従って、電流
増幅率を向上させることができる。
従来のような四角形の場合よりも周辺長を長くすること
ができ、Ｐ型エミッタ拡散層２３の底面積を変えること
なく側面積のみを大きくする事ができる。従って、電流
増幅率を向上させることができる。
【００４４】また、回路を構成する場合にも使用電流に
合わせていろいろなトランジスタが必要な場合において
もレイアウトの自由度を大きくできる。さらに、実施の
形態１〜６のラテラルＰＮＰトランジスタの構造をとれ
ばより高性能なラテラルＰＮＰトランジスタを得ること
ができる。
合わせていろいろなトランジスタが必要な場合において
もレイアウトの自由度を大きくできる。さらに、実施の
形態１〜６のラテラルＰＮＰトランジスタの構造をとれ
ばより高性能なラテラルＰＮＰトランジスタを得ること
ができる。
【００４５】
【発明の効果】以上のようにこの発明によれば、コレク
タ拡散層およびエミッタ拡散層が凹状であり、かつ上記
コレクタ拡散層およびエミッタ拡散層の上面および側面
にシリサイドを備えたので、底面積を変えずに側面積の
み大きく形成することができ、また、エミッタコンタク
ト面積を変えずにエミッタ拡散層の面積を大きく形成す
ることができるので、電流増幅率を向上でき、エミッタ
抵抗およびコレクタ抵抗を低減できるとともにエミッタ
電極およびコレクタ電極とエミッタ拡散層およびコレク
タ拡散層とのコンタクト部においてオーミックコンタク
トが形成でき、コンタクト抵抗を低減することができ
る。
タ拡散層およびエミッタ拡散層が凹状であり、かつ上記
コレクタ拡散層およびエミッタ拡散層の上面および側面
にシリサイドを備えたので、底面積を変えずに側面積の
み大きく形成することができ、また、エミッタコンタク
ト面積を変えずにエミッタ拡散層の面積を大きく形成す
ることができるので、電流増幅率を向上でき、エミッタ
抵抗およびコレクタ抵抗を低減できるとともにエミッタ
電極およびコレクタ電極とエミッタ拡散層およびコレク
タ拡散層とのコンタクト部においてオーミックコンタク
トが形成でき、コンタクト抵抗を低減することができ
る。
【００４６】また、コレクタ拡散層およびエミッタ拡散
層が凹状であり、かつ上記コレクタ拡散層およびエミッ
タ拡散層の上面および側面にポリシリコンを備えたの
で、トランジスタのセル面積および耐圧を変えることな
く電流増幅率を向上させることができ、トランジスタ特
性のバラツキを抑制でき、高性能なラテラルトランジス
タが得られ、ポリシリコン膜を延長して形成することに
より、電極形成における自由度がひろがり、ラテラルト
ランジスタのセル面積を縮小することができる。
層が凹状であり、かつ上記コレクタ拡散層およびエミッ
タ拡散層の上面および側面にポリシリコンを備えたの
で、トランジスタのセル面積および耐圧を変えることな
く電流増幅率を向上させることができ、トランジスタ特
性のバラツキを抑制でき、高性能なラテラルトランジス
タが得られ、ポリシリコン膜を延長して形成することに
より、電極形成における自由度がひろがり、ラテラルト
ランジスタのセル面積を縮小することができる。
【００４７】また、コレクタ拡散層およびエミッタ拡散
層が凹状であり、かつ上記コレクタ拡散層およびエミッ
タ拡散層の上記凹状内にポリシリコンを埋込んだので、
コレクタ拡散層およびエミッタ拡散層に形成する凹部を
非常に微細に形成することができ、トランジスタのセル
面積を大幅に縮小することができる。
層が凹状であり、かつ上記コレクタ拡散層およびエミッ
タ拡散層の上記凹状内にポリシリコンを埋込んだので、
コレクタ拡散層およびエミッタ拡散層に形成する凹部を
非常に微細に形成することができ、トランジスタのセル
面積を大幅に縮小することができる。
【００４８】また、ポリシリコン上にシリサイドを備え
たので、エミッタ抵抗およびコレクタ抵抗を低減できる
とともにエミッタ電極およびコレクタ電極とエミッタ拡
散層およびコレクタ拡散層とのコンタクト部においてオ
ーミックコンタクトが形成でき、コンタクト抵抗を低減
することができる。
たので、エミッタ抵抗およびコレクタ抵抗を低減できる
とともにエミッタ電極およびコレクタ電極とエミッタ拡
散層およびコレクタ拡散層とのコンタクト部においてオ
ーミックコンタクトが形成でき、コンタクト抵抗を低減
することができる。
【００４９】また、エミッタ拡散層上のポリシリコンを
コレクタ拡散層上のポリシリコンにできるだけ近づくよ
うに延長して設けたので、延長されたベース領域の表面
電位を上げることができ、耐圧を向上することができ
る。
コレクタ拡散層上のポリシリコンにできるだけ近づくよ
うに延長して設けたので、延長されたベース領域の表面
電位を上げることができ、耐圧を向上することができ
る。
【００５０】また、ベース領域内のベース拡散層を凹状
に形成したので、ベース抵抗を低減することができる。
に形成したので、ベース抵抗を低減することができる。
【００５１】また、半導体基板上にイオン注入により埋
込層を形成する工程と、上記埋込層上にエピタキシャル
層を形成した後、ウエル拡散層およびチャネルカット拡
散層を形成する工程と、フィールド酸化膜を形成する工
程と、上記エピタキシャル層内にベース拡散層を形成す
る工程と、全面に第１の酸化膜を形成し、レジストをマ
スクとして上記第１の酸化膜および上記エピタキシャル
層を異方性エッチングして凹部を形成する工程と、上記
レジストを除去し、全面に第２の酸化膜を形成した後、
上記第１の酸化膜をマスクとして第２の酸化膜越しに不
純物イオンを斜め回転注入後、熱処理を行い、凹状のエ
ミッタ拡散層とコレクタ拡散層とを形成する工程と、上
記第２の酸化膜を除去して、全面に金属を形成し、熱処
理を行うことにより上記凹状のエミッタ拡散層とコレク
タ拡散層の上面および側面にシリサイドを形成する工程
と、を備えたので、底面積を変えずに側面積のみ大きく
形成することができ、また、エミッタコンタクト面積を
変えずにエミッタ拡散層の面積を大きく形成することが
できるので、電流増幅率を向上でき、エミッタ抵抗およ
びコレクタ抵抗を低減できるとともにエミッタ電極およ
びコレクタ電極とエミッタ拡散層およびコレクタ拡散層
とのコンタクト部においてオーミックコンタクトが形成
でき、コンタクト抵抗を低減することができる。
込層を形成する工程と、上記埋込層上にエピタキシャル
層を形成した後、ウエル拡散層およびチャネルカット拡
散層を形成する工程と、フィールド酸化膜を形成する工
程と、上記エピタキシャル層内にベース拡散層を形成す
る工程と、全面に第１の酸化膜を形成し、レジストをマ
スクとして上記第１の酸化膜および上記エピタキシャル
層を異方性エッチングして凹部を形成する工程と、上記
レジストを除去し、全面に第２の酸化膜を形成した後、
上記第１の酸化膜をマスクとして第２の酸化膜越しに不
純物イオンを斜め回転注入後、熱処理を行い、凹状のエ
ミッタ拡散層とコレクタ拡散層とを形成する工程と、上
記第２の酸化膜を除去して、全面に金属を形成し、熱処
理を行うことにより上記凹状のエミッタ拡散層とコレク
タ拡散層の上面および側面にシリサイドを形成する工程
と、を備えたので、底面積を変えずに側面積のみ大きく
形成することができ、また、エミッタコンタクト面積を
変えずにエミッタ拡散層の面積を大きく形成することが
できるので、電流増幅率を向上でき、エミッタ抵抗およ
びコレクタ抵抗を低減できるとともにエミッタ電極およ
びコレクタ電極とエミッタ拡散層およびコレクタ拡散層
とのコンタクト部においてオーミックコンタクトが形成
でき、コンタクト抵抗を低減することができる。
【００５２】また、半導体基板上にイオン注入により埋
込層を形成する工程と、上記埋込層上にエピタキシャル
層を形成した後、ウエル拡散層およびチャネルカット拡
散層を形成する工程と、フィールド酸化膜を形成する工
程と、上記エピタキシャル層内にベース拡散層を形成す
る工程と、全面に第１の酸化膜を形成し、レジストをマ
スクとして上記第１の酸化膜および上記エピタキシャル
層を異方性エッチングして凹部を形成する工程と、上記
レジストを除去し、全面に第２の酸化膜を形成した後除
去する工程と、全面にドープトポリシリコンを形成し、
上記凹部内にパターニングしたドープトポリシリコンを
形成する工程と、熱処理を行い、上記パターニングした
ドープトポリシリコンから不純物イオンを拡散すること
により凹状のエミッタ拡散層とコレクタ拡散層とを形成
する工程と、全面に金属を形成し、熱処理を行うことに
より上記パターニングしたドープトポリシリコン上にシ
リサイドを形成する工程と、を備えたので、ドープトポ
リシリコン膜から不純物を拡散することによって形成し
ており、拡散層を制御良く、均一に形成することができ
る。
込層を形成する工程と、上記埋込層上にエピタキシャル
層を形成した後、ウエル拡散層およびチャネルカット拡
散層を形成する工程と、フィールド酸化膜を形成する工
程と、上記エピタキシャル層内にベース拡散層を形成す
る工程と、全面に第１の酸化膜を形成し、レジストをマ
スクとして上記第１の酸化膜および上記エピタキシャル
層を異方性エッチングして凹部を形成する工程と、上記
レジストを除去し、全面に第２の酸化膜を形成した後除
去する工程と、全面にドープトポリシリコンを形成し、
上記凹部内にパターニングしたドープトポリシリコンを
形成する工程と、熱処理を行い、上記パターニングした
ドープトポリシリコンから不純物イオンを拡散すること
により凹状のエミッタ拡散層とコレクタ拡散層とを形成
する工程と、全面に金属を形成し、熱処理を行うことに
より上記パターニングしたドープトポリシリコン上にシ
リサイドを形成する工程と、を備えたので、ドープトポ
リシリコン膜から不純物を拡散することによって形成し
ており、拡散層を制御良く、均一に形成することができ
る。
【００５３】また、エミッタ拡散層の平面視が十字型で
あるようにしたので、周辺長を長くすることができ、エ
ミッタ拡散層の底面積を変えることなく側面積のみを大
きくすることができ、電流増幅率を向上させることがで
きる。また、回路を構成する場合にレイアウトの自由度
を大きくできる。
あるようにしたので、周辺長を長くすることができ、エ
ミッタ拡散層の底面積を変えることなく側面積のみを大
きくすることができ、電流増幅率を向上させることがで
きる。また、回路を構成する場合にレイアウトの自由度
を大きくできる。
【００５４】また、エミッタ拡散層の平面視がＬ字型で
あるようにしたので、周辺長を長くすることができ、エ
ミッタ拡散層の底面積を変えることなく側面積のみを大
きくすることができ、電流増幅率を向上させることがで
きる。また、回路を構成する場合にレイアウトの自由度
を大きくできる。
あるようにしたので、周辺長を長くすることができ、エ
ミッタ拡散層の底面積を変えることなく側面積のみを大
きくすることができ、電流増幅率を向上させることがで
きる。また、回路を構成する場合にレイアウトの自由度
を大きくできる。
【図１】 この発明の実施の形態１のラテラルＰＮＰト
ランジスタの構造を示す断面図である。
ランジスタの構造を示す断面図である。
【図２】 この発明の実施の形態１のラテラルＰＮＰト
ランジスタの製造方法を示す工程断面図である。
ランジスタの製造方法を示す工程断面図である。
【図３】 この発明の実施の形態２のラテラルＰＮＰト
ランジスタの構造を示す断面図である。
ランジスタの構造を示す断面図である。
【図４】 この発明の実施の形態２のラテラルＰＮＰト
ランジスタの製造方法を示す工程断面図である。
ランジスタの製造方法を示す工程断面図である。
【図５】 この発明の実施の形態３のラテラルＰＮＰト
ランジスタの構造を示す断面図である。
ランジスタの構造を示す断面図である。
【図６】 この発明の実施の形態４のラテラルＰＮＰト
ランジスタの構造を示す断面図である。
ランジスタの構造を示す断面図である。
【図７】 この発明の実施の形態５のラテラルＰＮＰト
ランジスタの構造を示す断面図である。
ランジスタの構造を示す断面図である。
【図８】 この発明の実施の形態６のラテラルＰＮＰト
ランジスタの構造を示す断面図である。
ランジスタの構造を示す断面図である。
【図９】 この発明の実施の形態７のラテラルＰＮＰト
ランジスタを示す平面図である。
ランジスタを示す平面図である。
【図１０】 この発明の実施の形態７のラテラルＰＮＰ
トランジスタを示す平面図である。
トランジスタを示す平面図である。
【図１１】 従来のラテラルＰＮＰトランジスタの構造
を示す平面図および断面図である。
を示す平面図および断面図である。
１ Ｐ型半導体基板、２ Ｎ型埋込層、３ Ｐ型埋込
層、４ Ｎ型エピタキシャル層、５ Ｐ型ウエル拡散
層、６ フィールド酸化膜、７ Ｐ型チャネルカット
層、８ Ｎ型ベース拡散層、９ Ｐ型コレクタ拡散層、
１０ Ｐ型エミッタ拡散層、１３ａ シリサイド膜、１
４ レジスト、１８，２１ 酸化膜、１９ 不純物イオ
ン、２０ 凹部、２２，２２ａ，２２ｂ，２２ｃ ドー
プトポリシリコン。
層、４ Ｎ型エピタキシャル層、５ Ｐ型ウエル拡散
層、６ フィールド酸化膜、７ Ｐ型チャネルカット
層、８ Ｎ型ベース拡散層、９ Ｐ型コレクタ拡散層、
１０ Ｐ型エミッタ拡散層、１３ａ シリサイド膜、１
４ レジスト、１８，２１ 酸化膜、１９ 不純物イオ
ン、２０ 凹部、２２，２２ａ，２２ｂ，２２ｃ ドー
プトポリシリコン。
Claims (10)
- 【請求項１】 ベース領域内にエミッタ拡散層とコレク
タ拡散層とを備え、上記コレクタ拡散層がドーナツ状
で、上記エミッタ拡散層を囲んで形成されているラテラ
ルトランジスタにおいて、 上記コレクタ拡散層およびエミッタ拡散層が凹状であ
り、かつ上記コレクタ拡散層およびエミッタ拡散層の上
面および側面にシリサイドを備えることを特徴とするラ
テラルトランジスタ。 - 【請求項２】 ベース領域内にエミッタ拡散層とコレク
タ拡散層とを備え、上記コレクタ拡散層がドーナツ状
で、上記エミッタ拡散層を囲んで形成するラテラルトラ
ンジスタにおいて、 上記コレクタ拡散層およびエミッタ拡散層が凹状であ
り、かつ上記コレクタ拡散層およびエミッタ拡散層の上
面および側面にポリシリコンを備えることを特徴とする
ラテラルトランジスタ。 - 【請求項３】 ベース領域内にエミッタ拡散層とコレク
タ拡散層とを備え、上記コレクタ拡散層がドーナツ状
で、上記エミッタ拡散層を囲んで形成するラテラルトラ
ンジスタにおいて、 上記コレクタ拡散層およびエミッタ拡散層が凹状であ
り、かつ上記コレクタ拡散層およびエミッタ拡散層の上
記凹状内にポリシリコンを埋込むことを特徴とするラテ
ラルトランジスタ。 - 【請求項４】 ポリシリコン上にシリサイドを備えるこ
とを特徴とする請求項２または３記載のラテラルトラン
ジスタ。 - 【請求項５】 エミッタ拡散層上のポリシリコンがコレ
クタ拡散層上のポリシリコンにできるだけ近づくように
延長して設けることを特徴とする請求項２ないし４のい
ずれかに記載のラテラルトランジスタ。 - 【請求項６】 ベース領域内のベース拡散層を凹状に形
成することを特徴とする請求項１ないし５のいずれかに
記載のラテラルトランジスタ。 - 【請求項７】 半導体基板上にイオン注入により埋込層
を形成する工程と、上記埋込層上にエピタキシャル層を
形成した後、ウエル拡散層およびチャネルカット拡散層
を形成する工程と、フィールド酸化膜を形成する工程
と、上記エピタキシャル層内にベース拡散層を形成する
工程と、全面に第１の酸化膜を形成し、レジストをマス
クとして上記第１の酸化膜および上記エピタキシャル層
を異方性エッチングして凹部を形成する工程と、上記レ
ジストを除去し、全面に第２の酸化膜を形成した後、上
記第１の酸化膜をマスクとして第２の酸化膜越しに不純
物イオンを斜め回転注入後、熱処理を行い、凹状のエミ
ッタ拡散層とコレクタ拡散層とを形成する工程と、上記
第２の酸化膜を除去して、全面に金属を形成し、熱処理
を行うことにより上記凹状のエミッタ拡散層とコレクタ
拡散層の上面および側面にシリサイドを形成する工程
と、を備えたことを特徴とするラテラルトランジスタの
製造方法。 - 【請求項８】 半導体基板上にイオン注入により埋込層
を形成する工程と、上記埋込層上にエピタキシャル層を
形成した後、ウエル拡散層およびチャネルカット拡散層
を形成する工程と、フィールド酸化膜を形成する工程
と、上記エピタキシャル層内にベース拡散層を形成する
工程と、全面に第１の酸化膜を形成し、レジストをマス
クとして上記第１の酸化膜および上記エピタキシャル層
を異方性エッチングして凹部を形成する工程と、上記レ
ジストを除去し、全面に第２の酸化膜を形成した後除去
する工程と、全面にドープトポリシリコンを形成し、上
記凹部内にパターニングしたドープトポリシリコンを形
成する工程と、熱処理を行い、上記パターニングしたド
ープトポリシリコンから不純物イオンを拡散することに
より凹状のエミッタ拡散層とコレクタ拡散層とを形成す
る工程と、全面に金属を形成し、熱処理を行うことによ
り上記パターニングしたドープトポリシリコン上にシリ
サイドを形成する工程と、を備えたことを特徴とするラ
テラルトランジスタの製造方法。 - 【請求項９】 ベース領域内にエミッタ拡散層とコレク
タ拡散層とを備え、上記コレクタ拡散層がドーナツ状
で、上記エミッタ拡散層を囲んで形成されているラテラ
ルトランジスタにおいて、 上記エミッタ拡散層の平面視が十字型であることを特徴
とするラテラルトランジスタ。 - 【請求項１０】 ベース領域内にエミッタ拡散層とコレ
クタ拡散層とを備え、上記コレクタ拡散層がドーナツ状
で、上記エミッタ拡散層を囲んで形成されているラテラ
ルトランジスタにおいて、 上記エミッタ拡散層の平面視がＬ字型であることを特徴
とするラテラルトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14147698A JPH11340242A (ja) | 1998-05-22 | 1998-05-22 | ラテラルトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14147698A JPH11340242A (ja) | 1998-05-22 | 1998-05-22 | ラテラルトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340242A true JPH11340242A (ja) | 1999-12-10 |
Family
ID=15292785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14147698A Pending JPH11340242A (ja) | 1998-05-22 | 1998-05-22 | ラテラルトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11340242A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6362031B1 (en) * | 1997-01-27 | 2002-03-26 | Advanced Display Inc. | Semiconductor TFT, producing method thereof, semiconductor TFT array substrate and liquid crystal display using the same |
| KR100510241B1 (ko) * | 2000-10-27 | 2005-08-25 | 페어차일드코리아반도체 주식회사 | 횡형 피엔피 트랜지스터 및 그 제조 방법 |
| US7521328B2 (en) | 2003-12-31 | 2009-04-21 | Dongbu Electronics Co., Ltd. | Methods of fabricating bipolar transistor with emitter and collector in separate device isolation trenches |
| KR101044779B1 (ko) | 2004-03-30 | 2011-06-27 | 매그나칩 반도체 유한회사 | 기생 바이폴라 트랜지스터의 제조 방법 |
| KR101044387B1 (ko) | 2004-07-22 | 2011-06-27 | 매그나칩 반도체 유한회사 | 바이폴라 접합 트랜지스터의 제조방법 |
-
1998
- 1998-05-22 JP JP14147698A patent/JPH11340242A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6362031B1 (en) * | 1997-01-27 | 2002-03-26 | Advanced Display Inc. | Semiconductor TFT, producing method thereof, semiconductor TFT array substrate and liquid crystal display using the same |
| KR100510241B1 (ko) * | 2000-10-27 | 2005-08-25 | 페어차일드코리아반도체 주식회사 | 횡형 피엔피 트랜지스터 및 그 제조 방법 |
| US7521328B2 (en) | 2003-12-31 | 2009-04-21 | Dongbu Electronics Co., Ltd. | Methods of fabricating bipolar transistor with emitter and collector in separate device isolation trenches |
| KR101044779B1 (ko) | 2004-03-30 | 2011-06-27 | 매그나칩 반도체 유한회사 | 기생 바이폴라 트랜지스터의 제조 방법 |
| KR101044387B1 (ko) | 2004-07-22 | 2011-06-27 | 매그나칩 반도체 유한회사 | 바이폴라 접합 트랜지스터의 제조방법 |
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