KR100510241B1 - 횡형 피엔피 트랜지스터 및 그 제조 방법 - Google Patents

횡형 피엔피 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

P형 기판 내에 고농도의 N형 이온을 주입하고 확산을 실시하여 N형 매몰층을 형성한 후, 매몰층이 형성된 기판 위에 N형 에피택셜층을 성장시킨다. 다음, N형 이온을 주입하고 확산을 실시하여 N형 에픽택셜층에 매몰층과 연결되는 고농도의 N-well을 형성한다. 다음, 산화막을 성장시키고 사진 공정으로 산화막을 제거한 후, 드러난 기판을 식각하여 다수의 트렌치를 형성한다. 다음, 트렌치 하부에 P형 이온을 주입하여 고농도의 P-well을 형성하여 에미터 영역 및 컬렉터 영역을 정의한 후 각 영역을 드러내는 접촉 구멍을 갖는 층간 절연막을 형성한다. 다음, 층간 절연막 위에 도전막을 증착하고 패터닝하여 에미터 영역, 컬렉터 영역 및 베이스 영역과 각각 연결되는 배선을 형성한다. 이와 같이 본 발명에서는 기판 위에 트렌치를 형성하는 방법을 이용하여 에미터 및 컬렉터 영역의 접합 깊이를 크게 하여 에미터 및 컬렉터 영역을 넓게 하여 소자의 효율을 극대화할 수 있다.

Description

횡형 피엔피 트랜지스터 및 그 제조 방법{lateral PNP transistor and manufacturing method thereof}
본 발명은 횡형 PNP 트랜지스터 및 그 제조 방법에 관한 것이다.
현재 반도체 집적 회로를 제조하는데 쓰이는 주요 요소로서, 회로의 동작을 가능하게 하며 두 개의 PN 접합과 세 개의 전기적 콘택트를 갖는 트랜지스터를 들 수 있는데, 가장 보편적인 것으로 바이폴라(bipolar) 트랜지스터와 모스(MOS : metal oxide semiconductor) 트랜지스터가 있다. 이 중에서 바이폴라 트랜지스터는 전류가 에미터(emitter)에서 베이스(base)를 지나 컬렉터(collector)로 흐르고, 에미터 및 컬렉터와 반대의 도핑 형태를 갖는 베이스의 저항을 전기적으로 변화시켜 전류를 조절한다. 이때, 바이폴라 트랜지스터를 에미터, 베이스 및 컬렉터의 도핑 형태에 따라 PNP 형태와 NPN 형태로 나눌 수 있으며, 에미터, 베이스 및 컬렉터의 위치에 따라 횡형과 평면형 등으로 나눌 수 있다. 여기서, 횡형 트랜지스터에서는 에미터, 컬렉터 및 베이스가 반도체 기판의 면을 따라 가로 방향으로 배열되어 있으며, 전류는 에미터에서 컬렉터로 횡방향으로 흐르게 된다.
그러면, 도 1을 참조하여 종래 기술에 따른 횡형 PNP 트랜지스터에 대하여 설명한다.
P형 기판(1) 위에 고농도의 N형 매몰층(2)이 형성되어 있고, 그 위에 N형 에피택셜층(3)이 형성되어 있다. N형 에피택셜층(3)에는 고농도의 N형 매몰층(2)과 연결되어 있는 고농도 N-well(4)이 형성되어 있다. 또한, N형 에피택셜층(3) 위에는 고농도의 P형 에미터 및 컬렉터 영역(5)이 형성되어 있고, 고농도 N-well 위에는 고농도의 N형 베이스 영역(도시하지 않음)이 형성되어 있다.
이러한 종래 기술에 따른 횡형 PNP 트랜지스터에서 접합 부분은 에미터의 깊이에 의해 결정되는데, 이때 에미터 깊이는 a이다.
한편, 횡형 PNP 트랜지스터는 별도의 마스크를 추가하지 않고도 NPN 트랜지스터나 PMOS를 형성할 때의 이온 주입 및 확산 공정에서 동시에 형성되는 장점이 있다.
그러나, 소자가 집적화될수록 소자의 접합 깊이가 점점 얕아지고 있어서 횡형 PNP 트랜지스터의 전류 구동률이 점점 작아지고 있다. 즉, 서브마이크론 공정에서 PMOS의 소스 또는 드레인을 형성할 때 횡형 PNP 트랜지스터의 에미터 영역을 함께 형성하므로 접합 깊이가 더욱 얕아지게 된다. 이를 보상하기 위해 횡형 PNP 트랜지스터의 에미터 면적을 크게 하기도 하지만 이때에는 베이스 영역으로 흐르는 전류가 증가하여 전류 증폭률이 떨어지게 된다. 따라서 횡형 PNP 트랜지스터의 전체적인 효율이 떨어지게 된다.
본 발명이 이루고자 하는 기술적 과제는 횡형 PNP 트랜지스터 소자의 효율을 높이는 것이다.
이러한 과제를 달성하기 위하여 본 발명에서는 에미터 접합 깊이를 크게 한다.
본 발명에 따르면, P형 기판 내에 고농도의 N형 매몰층이 형성되어 있고, 매몰층 위에 N형 에피택셜층이 형성되어 있다. N형 에피택셜층에 고농도 N-well이 형성되어 있고, N형 에피택셜층에 트렌치가 형성되어 있다. 트렌치의 측면과 하부에서부터 일정 깊이로 에미터 영역 및 컬렉터 영역이 형성되어 있고, 고농도 N-well 상부에 베이스 영역이 형성되어 있다.
여기서, 기판 위에 에미터, 컬렉터 및 베이스 영역을 각각 드러내는 접촉 구멍을 갖는 층간 절연막을 더 포함하며, 층간 절연막 위에 에미터, 컬렉터 및 베이스 영역과 각각 연결되는 배선을 더 포함할 수 있다.
이러한 본 발명에 따른 횡형 PNP 트랜지스터를 제조할 때, 먼저 P형 기판에 고농도의 N형 이온을 확산시켜 매몰층을 형성하고, 매몰층 위에 N형 에피택셜층을 형성한다. 다음, N형 에피택셜층에 N형 이온을 확산시켜 고농도 N-well을 형성하고, N형 에피택셜층에 트렌치를 형성한다. 다음, 트렌치 하부에 P형 이온을 주입하여 에미터 및 컬렉터 영역을 형성하고, 고농도 N-well 상부에 베이스 영역을 형성한다.
이때, 기판 위에 에미터, 컬렉터 및 베이스 영역을 각각 드러내는 접촉 구멍을 갖는 층간 절연막을 더 형성하고, 층간 절연막 위에 에미터, 컬렉터 및 베이스 영역과 각각 연결되는 배선을 더 형성한다.
여기서, 트렌치를 다음과 같은 방법으로 형성할 수도 있다. 먼저, 산화막과 질화막을 차례로 형성하고, 사진 식각 공정을 실시하여 에미터 및 컬렉터 영역의 질화막을 제거한다. 다음, P형 이온을 주입하고, LOCOS 산화를 실시하여 산화막을 형성한다. 다음, 질화막을 제거하고 N형 이온을 주입한다. 다음, 산화막을 제거하고 P형 및 N형 이온을 확산하여 P-well과 N-well을 형성한다.
이러한 본 발명에서는 기판 위에 LOCOS 산화 후 식각하거나 트렌치를 형성하는 방법을 이용하여 에미터 및 컬렉터 영역의 접합 깊이를 깊게 하여 에미터 및 컬렉터 영역을 넓게 하여 소자의 효율을 극대화할 수 있다
그러면, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 횡형 PNP 트랜지스터 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
먼저, 도 2를 참조하여 본 발명의 제1 실시예에 따른 횡형 PNP 트랜지스터의 구조에 대하여 상세히 설명한다.
도 2는 본 발명의 제1 실시예에 따른 횡형 PNP 트랜지스터의 구조를 도시한 단면도이다.
도 2에서와 같이, P형 기판(11) 내에 고농도의 N형 매몰층(12)이 형성되어 있고 그 위에 N형 에피택셜층(13)이 형성되어 있다. N형 에피택셜층(13)에는 고농도의 N형 매몰층(12)과 연결되어 있는 고농도 N-well(14)이 형성되어 있다. N형 에피택셜층(13)은 계단 모양으로 식각되어 트렌치(15)가 형성되어 있고, 트렌치(15) 하부의 N형 에피택셜층(13)에는 고농도의 P형 에미터 영역(17) 및 컬렉터 영역(18)이 형성되어 있으며, 고농도 N-well(14) 상부에 베이스 영역(도시하지 않음)이 형성되어 있다.
이와 같은 횡형 PNP 트랜지스터에서 에미터 접합 깊이는 b이며, 종래의 a보다 크게 되어 소자의 효율을 극대화할 수 있다.
그러면, 본 발명의 제1 실시예에 따른 횡형 PNP 트랜지스터의 제조 방법에 대하여 도 3a 내지 도 3e, 앞서의 도 2를 참조하여 설명한다.
먼저, 도 3a에서와 같이, P형 기판(11) 위에 감광막을 도포하고 사진 공정을 실시하여 감광막 패턴(도시하지 않음)을 형성한다. 다음, 감광막 패턴을 마스크로 하여 P형 기판(11)에 고농도의 N형 이온을 ~E15/㎤ 만큼 주입한 후, 확산을 실시하여 N형 매몰층(12)을 형성한다.
다음, 도 3b에서와 같이, 매몰층(12)이 형성된 기판(11) 위에 비저항이 1 내지 2의 값을 갖는 N형 에피택셜층(13)을 성장시킨다.
다음, 도 3c에서와 같이, 감광막을 도포하고 사진 공정을 실시하여 감광막 패턴(도시하지 않음)을 형성한 후, 감광막 패턴을 마스크로 하여 N형 이온을 ~E15/㎤ 만큼 주입한 후, 확산을 실시하여 N형 에피택셜층(13)에 매몰층(12)과 연결되는 고농도 N-well(14)을 형성한다. 이때, 고농도 N-well(14) 대신에 N형 이온을 ~E13/㎤ 만큼 주입하여 N-well을 형성할 수도 있다.
다음, 도 3d에서와 같이, 2,000Å 내지 5,000Å의 두께로 산화막(도시하지 않음)을 성장시키고 사진 공정으로 산화막을 제거한 후, 드러난 기판(11)을 식각하여 다수의 트렌치(15)를 형성한다.
다음, 도 3e에서와 같이, 트렌치(15)에 P형 이온을 주입하고 확산시켜 고농도의 P-well(16, 17, 18)을 형성하여 에미터 영역(17) 및 컬렉터 영역(18)을 정의한 후 각 영역(17, 18, 14)을 드러내는 접촉 구멍(C1, C2, C3)을 갖는 층간 절연막(19)을 형성한다. 이온 주입 시에는 트렌치(15) 측면과 하부의 확산 깊이를 균일하게 하기 위해 이온 주입 시의 각도를 기판에 수직한 방향과 수직 방향에서 약간 기울어진 방향에서 실시하는 것이 바람직하다.
다음, 앞서의 도 2에서와 같이, 층간 절연막(19) 위에 도전막을 증착하고 패터닝하여 에미터 영역(17), 컬렉터 영역(18) 및 베이스 영역과 각각 연결되는 배선(20)을 형성한다.
한편, 다수의 트렌치(15)를 다른 방법으로 형성할 수도 있다. 이에 대하여 본 발명의 제2 실시예로 설명한다.
먼저, 도 4를 참조하여 본 발명의 제2 실시예에 따른 횡형 PNP 트랜지스터의 구조에 대하여 설명한다.
도 4에서와 같이, P형 기판(21) 위에 고농도의 N형 매몰층(22)이 형성되어 있고 그 위에 N형 에피택셜층(23)이 형성되어 있다. N형 에피택셜층(23)에는 고농도의 N형 매몰층(22)과 연결되어 있는 P-well(24), N-well(26) 및 고농도 N-well(27)이 형성되어 있다. N형 에피택셜층(23)의 상부는 제1 실시예와 유사하게 계단 모양으로 파여져 있고, 계단 모양의 하부의 N형 에피택셜층(23)에 고농도의 P형 에미터 영역(29) 및 컬렉터 영역(30)이 형성되어 있으며, 고농도 N-well(27) 상부에 베이스 영역(도시하지 않음)이 형성되어 있다.
여기서, 에미터 깊이는 c이며, 본 발명의 제1 실시예에서와 같이, 에미터 깊이가 종래보다 크게 되어 소자의 효율을 극대화할 수 있다.
그러면, 본 발명의 제2 실시예에 따른 횡형 PNP 트랜지스터의 제조 방법에 대하여 도 5a 내지 도 5d, 앞서의 도 4를 참조하여 설명한다.
먼저, 도 5a에서와 같이, P형 기판(21) 위에 감광막을 도포하고 사진 공정을 실시하여 감광막 패턴(도시하지 않음)을 형성한다. 다음, 감광막 패턴을 마스크로 하여 고농도의 N형 이온을 ~E15/㎤ 만큼 주입한 후 확산을 실시하여 N형 매몰층(22)을 형성한다.
다음, 도 5b에서와 같이, 비저항이 1 내지 2의 값을 갖는 N형 에피택셜층(23)을 성장시킨다.
다음, 도 5c에서와 같이, 약 1,000Å 정도의 두께로 산화막(도시하지 않음)을 형성하고 약 1,500Å 정도의 두께로 질화막(도시하지 않음)을 형성한다. 다음, P-well 영역이 형성될 부분을 제외한 부분에 감광막 패턴(도시하지 않음)을 형성하고, P-well 영역이 형성될 부분의 질화막을 제거한다. 다음, P형 이온을 ~E13/㎤ 만큼 주입하고, LOCOS 산화를 실시하여 산화막(25)을 형성한 후 남아 있는 질화막을 제거한다.
다음, 도 5d에서와 같이, N형 이온을 ~E13/㎤ 만큼 주입하고, 전면의 산화막(25)을 제거한다. 다음, 사진 공정으로 감광막 패턴(도시하지 않음)을 형성한 후, 감광막 패턴을 마스크로 하여 고농도의 N형 이온을 ~E15/㎤ 만큼 주입한 후 확산을 실시하여 P-well(24), N-well(26) 및 고농도 N-well(27)을 형성한다.
다음, 앞서의 도 4에서와 같이, 감광막을 도포하고 사진 공정을 실시하여 감광막 패턴(도시하지 않음)을 형성한 후 감광막 패턴을 마스크로 하여 P형 이온을 주입하여 P-well(24)에 에미터 영역(29) 및 컬렉터 영역(30)을 정의한다. 다음, 층간 절연막(31)을 형성하고 패터닝하여 각 영역(29, 30, 27)을 드러내는 접촉 구멍을 형성한 후, 도전막을 증착하고 패터닝하여 배선(32)을 형성한다.
이와 같이, LOCOS 산화막을 식각하거나 트렌치를 형성하여 횡형 PNP 트랜지스터를 형성하면 실제 접합 깊이보다 에미터 면적을 더 넓게 형성할 수 있으므로 소자의 효율을 극대화할 수 있다. 특히 LOCOS를 이용한 횡형 PNP 트랜지스터 구조는 바이폴라 소자와 CMOS 소자를 포함하는 BiCMOS를 형성할 때 별도의 마스크를 사용하지 않고 구현할 수 있다는 점에서 매우 유리하다.
이와 같이 본 발명에서는 기판 위에 LOCOS 산화 후 식각하거나 트렌치를 형성하는 방법을 이용하여 에미터 및 컬렉터 영역의 접합 깊이를 깊게 하여 에미터 및 컬렉터 영역을 넓게 하여 소자의 효율을 극대화할 수 있다.
도 1은 종래 기술에 따른 횡형 PNP 트랜지스터의 구조를 도시한 단면도이고,
도 2는 본 발명의 제1 실시예에 따른 횡형 PNP 트랜지스터의 구조를 도시한 단면도이고,
도 3a 내지 도 3e는 본 발명의 제1 실시예에 따른 횡형 PNP 트랜지스터를 제조하는 공정을 그 순서에 따라 차례로 도시한 단면도이고,
도 4는 본 발명의 제2 실시예에 따른 횡형 PNP 트랜지스터의 구조를 도시한 단면도이고,
도 5a 내지 도 5d는 본 발명의 제2 실시예에 따른 횡형 PNP 트랜지스터를 제조하는 공정을 그 순서에 따라 차례로 도시한 단면도이다.

Claims (7)

  1. (삭제)
  2. (삭제)
  3. (삭제)
  4. (정정) P형 기판에 고농도의 N형 이온을 확산시켜 매몰층을 형성하는 단계,
    상기 매몰층 위에 N형 에피택셜층을 형성하는 단계,
    상기 에피택셜층 위에 산화막과 질화막을 차례로 형성하는 단계,
    사진 식각 공정을 실시하여 에미터 및 컬렉터 영역의 상기 질화막을 제거하는 단계,
    P형 이온을 주입하는 단계,
    LOCOS 산화를 실시하여 산화막을 형성하는 단계,
    상기 질화막을 제거하는 단계,
    N형 이온을 주입하는 단계,
    상기 산화막을 제거하여 트렌치를 형성하는 단계,
    상기 P형 및 N형 이온을 확산시켜 각각 P-well과 N-well을 형성하는 단계
    상기 트렌치에 P형 이온을 주입하여 에미터 및 컬렉터 영역을 형성하는 단계,
    상기 고농도 N-well 상부에 베이스 영역을 형성하는 단계
    를 포함하는 횡형 PNP 트랜지스터의 제조 방법.
  5. 제4항에서,
    상기 기판 위에 상기 에미터, 컬렉터 및 베이스 영역을 각각 드러내는 접촉 구멍을 갖는 층간 절연막을 형성하는 단계를 더 포함하는 횡형 PNP 트랜지스터의 제조 방법.
  6. 제5항에서,
    상기 층간 절연막 위에 상기 에미터, 컬렉터 및 베이스 영역과 각각 연결되는 배선을 형성하는 단계를 더 포함하는 횡형 PNP 트랜지스터의 제조 방법.
  7. (삭제)
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