JPH08236781A - 静電誘導型トランジスタの製造方法 - Google Patents
静電誘導型トランジスタの製造方法Info
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- JPH08236781A JPH08236781A JP6167495A JP6167495A JPH08236781A JP H08236781 A JPH08236781 A JP H08236781A JP 6167495 A JP6167495 A JP 6167495A JP 6167495 A JP6167495 A JP 6167495A JP H08236781 A JPH08236781 A JP H08236781A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
Abstract
(57)【要約】
【目的】 半導体デバイスのガードリング構造の形成に
おいて、長時間の熱処理工程を大幅に短縮させ、デバイ
スの性能を再現性よく得る製造方法を供する。 【構成】 シリコンウエハーに所望の深さよりも、わず
かに浅い溝をエッチングにより形成し、その後、エッチ
ング部分に数μｍの厚さで拡散を行い、所望のガードリ
ング部７を得ることができる静電誘導型トランジスタの
製造方法。
おいて、長時間の熱処理工程を大幅に短縮させ、デバイ
スの性能を再現性よく得る製造方法を供する。 【構成】 シリコンウエハーに所望の深さよりも、わず
かに浅い溝をエッチングにより形成し、その後、エッチ
ング部分に数μｍの厚さで拡散を行い、所望のガードリ
ング部７を得ることができる静電誘導型トランジスタの
製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、大電力化に適した静電
誘導型トランジスタ（Static InductionTransistor：
以下、ＳＩＴと称す）に関するものである。
誘導型トランジスタ（Static InductionTransistor：
以下、ＳＩＴと称す）に関するものである。
【０００２】
【従来の技術】従来のガードリングを設けたＳＩＴを図
面を用いて説明する。図２は、従来のガードリング型Ｓ
ＩＴの断面図である。従来、大電力化に適した埋め込み
ゲート型のガードリング型ＳＩＴは、大電力化が進むほ
ど、高耐圧化が不可欠となり、高耐圧化のために、素子
周囲のガードリングを深く形成する必要があった。深い
ガードリング部１１は、長時間の熱処理を行い、ガード
リング部１１の拡散を押し込める方法によってのみ得る
ことが可能であった。又、十分なガードリング効果を得
るためには、熱処理条件は１１００℃で２０〜３０時間
を要していた。
面を用いて説明する。図２は、従来のガードリング型Ｓ
ＩＴの断面図である。従来、大電力化に適した埋め込み
ゲート型のガードリング型ＳＩＴは、大電力化が進むほ
ど、高耐圧化が不可欠となり、高耐圧化のために、素子
周囲のガードリングを深く形成する必要があった。深い
ガードリング部１１は、長時間の熱処理を行い、ガード
リング部１１の拡散を押し込める方法によってのみ得る
ことが可能であった。又、十分なガードリング効果を得
るためには、熱処理条件は１１００℃で２０〜３０時間
を要していた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
長時間の熱処理によって、ガードリング部の拡散を押し
込める方法は、他の拡散処理部の拡散を不必要に増大さ
せ、ＳＩＴの特徴である埋め込みゲートの制御を難しく
し、所望の埋め込みゲート寸法が得られず、又、長時間
の熱処理を要するため、製造工程上、不経済であるとい
う問題があった。又、単に、溝加工のみによるガードリ
ングでは、高耐圧を得るには深く広い溝が必要となり、
ＳＩＴ素子を大形化する傾向があり、小型で大電力化す
ることが困難であった。
長時間の熱処理によって、ガードリング部の拡散を押し
込める方法は、他の拡散処理部の拡散を不必要に増大さ
せ、ＳＩＴの特徴である埋め込みゲートの制御を難しく
し、所望の埋め込みゲート寸法が得られず、又、長時間
の熱処理を要するため、製造工程上、不経済であるとい
う問題があった。又、単に、溝加工のみによるガードリ
ングでは、高耐圧を得るには深く広い溝が必要となり、
ＳＩＴ素子を大形化する傾向があり、小型で大電力化す
ることが困難であった。
【０００４】本発明の課題は、ガードリング構造の形成
において、小型を維持したままで、短時間の熱処理によ
って、所定の特性を付与されたガードリング構造を持つ
静電誘導型トランジスタの製造方法を供することにあ
る。
において、小型を維持したままで、短時間の熱処理によ
って、所定の特性を付与されたガードリング構造を持つ
静電誘導型トランジスタの製造方法を供することにあ
る。
【０００５】
【課題を解決するための手段】本発明は、ガードリング
構造を形成させる方法において、所望の深さよりも、わ
ずかに浅い溝をエッチングにより形成し、その後、エッ
チング部分の表面に数μｍの厚さで拡散を行い、所望の
特性を持つガードリング構造を形成させることにより、
長時間の熱処理の工程を必要とせず、かつ、簡易に従来
と同じスペースで必要特性を持つガードリング構造を得
ることができる。
構造を形成させる方法において、所望の深さよりも、わ
ずかに浅い溝をエッチングにより形成し、その後、エッ
チング部分の表面に数μｍの厚さで拡散を行い、所望の
特性を持つガードリング構造を形成させることにより、
長時間の熱処理の工程を必要とせず、かつ、簡易に従来
と同じスペースで必要特性を持つガードリング構造を得
ることができる。
【０００６】即ち、本発明は、一導電型の半導体層から
なるソース及びドレイン領域と、それに挟まれた逆導電
型のゲート領域とからなる埋め込みゲート型で、素子周
辺部にガードリング構造を有する静電誘導型トランジス
タにおいて、ガードリングのための溝をエッチングによ
って素子周辺部に形成した後に、該溝の表面に所定の厚
さの拡散層を生成させて、ガードリング構造を形成する
ことを特徴とする静電誘導型トランジスタの製造方法で
ある。
なるソース及びドレイン領域と、それに挟まれた逆導電
型のゲート領域とからなる埋め込みゲート型で、素子周
辺部にガードリング構造を有する静電誘導型トランジス
タにおいて、ガードリングのための溝をエッチングによ
って素子周辺部に形成した後に、該溝の表面に所定の厚
さの拡散層を生成させて、ガードリング構造を形成する
ことを特徴とする静電誘導型トランジスタの製造方法で
ある。
【０００７】
【作用】ガードリング構造を形成させる方法において、
所望の深さよりも、わずかに浅い溝をエッチングにより
形成し、その後、エッチング部分に数μｍの厚さで拡散
を行い、所望の特性を持つガードリング構造を形成させ
ることにより、長時間の熱処理の工程を必要としないた
め、他の拡散処理部の拡散を不必要に増大させず、更
に、ガードリング部に多くのスペースを占有することな
く、かつ、簡易にガードリング構造を得ることが可能と
なった。
所望の深さよりも、わずかに浅い溝をエッチングにより
形成し、その後、エッチング部分に数μｍの厚さで拡散
を行い、所望の特性を持つガードリング構造を形成させ
ることにより、長時間の熱処理の工程を必要としないた
め、他の拡散処理部の拡散を不必要に増大させず、更
に、ガードリング部に多くのスペースを占有することな
く、かつ、簡易にガードリング構造を得ることが可能と
なった。
【０００８】
【実施例】本発明の実施例について図面を用いて説明す
る。
る。
【０００９】図１は、本発明のガードリング構造の形成
工程を示すＳＩＴの断面図である。図１（ａ）に示すＮ
-ｏｎＮ+２層構造のシリコンウエハーのＮ-ドレイン層
２は、比抵抗１００Ωｃｍ、厚み１００μｍであり、Ｎ
+ドレインオーミック層１は、比抵抗０.０１Ωｃｍ、厚
み１５０μｍである。
工程を示すＳＩＴの断面図である。図１（ａ）に示すＮ
-ｏｎＮ+２層構造のシリコンウエハーのＮ-ドレイン層
２は、比抵抗１００Ωｃｍ、厚み１００μｍであり、Ｎ
+ドレインオーミック層１は、比抵抗０.０１Ωｃｍ、厚
み１５０μｍである。
【００１０】図１（ｂ）に示すように、Ｎ-ｏｎＮ+２層
構造のシリコンウエハーを全面酸化し、フォトリソグラ
フィ技術によって、Ｎ-ドレイン層２の表面にストライ
プ状の選択開孔を行い、窒化ボロン等のＰ型拡散源を用
いて、選択的にＰ+ゲート層３及びＰ+ゲート電極４を拡
散形成する。
構造のシリコンウエハーを全面酸化し、フォトリソグラ
フィ技術によって、Ｎ-ドレイン層２の表面にストライ
プ状の選択開孔を行い、窒化ボロン等のＰ型拡散源を用
いて、選択的にＰ+ゲート層３及びＰ+ゲート電極４を拡
散形成する。
【００１１】このＰ+ゲート層３及びＰ+ゲート電極４が
拡散形成したシリコンウエハー表面に、図１（ｃ）に示
すように、成長源としてＳｉＣｌ4を用い、キャリアガ
スとしてＨ2を用いて、１１５０℃の温度でＮソース層
５をエピタキシャル成長させる。エピタキシャル成長し
たＮソース層５は、比抵抗５〜１０Ωｃｍ、厚み１５〜
２０μｍである。
拡散形成したシリコンウエハー表面に、図１（ｃ）に示
すように、成長源としてＳｉＣｌ4を用い、キャリアガ
スとしてＨ2を用いて、１１５０℃の温度でＮソース層
５をエピタキシャル成長させる。エピタキシャル成長し
たＮソース層５は、比抵抗５〜１０Ωｃｍ、厚み１５〜
２０μｍである。
【００１２】このＮソース層５がエピタキシャル成長し
たシリコンウエハーに、図１（ｄ）に示すように、フォ
トリソグラフィ技術で選択開孔し、埋め込まれたＰ+ゲ
ート電極層４を選択エッチングにより掘り起こすと共
に、ガードリング形成上のエピタキシャル成長層を除去
する。
たシリコンウエハーに、図１（ｄ）に示すように、フォ
トリソグラフィ技術で選択開孔し、埋め込まれたＰ+ゲ
ート電極層４を選択エッチングにより掘り起こすと共
に、ガードリング形成上のエピタキシャル成長層を除去
する。
【００１３】次に、前の工程と同様に、図１（ｅ）に示
すように、フォトリソグラフィ技術によって選択開孔を
行った後に、選択エッチングを行い、ガードリングを形
成させる。選択開孔した深さは８μｍ、開孔部間の距離
は２０μｍである。
すように、フォトリソグラフィ技術によって選択開孔を
行った後に、選択エッチングを行い、ガードリングを形
成させる。選択開孔した深さは８μｍ、開孔部間の距離
は２０μｍである。
【００１４】選択エッチングで形成したガードリング溝
に、拡散によって、図１（ｆ）と図１（ｇ）に示すよう
に、Ｐ+ガードリング形成層１０を拡散形成させる。
に、拡散によって、図１（ｆ）と図１（ｇ）に示すよう
に、Ｐ+ガードリング形成層１０を拡散形成させる。
【００１５】これにより、ガードリング部７と空間電荷
層８は、図２（ａ）と図２（ｂ）に示すように、従来の
熱処理によってのみ表面より押し込み形成されたガード
リング部１１と空間電荷層１２と同様に形成される。
層８は、図２（ａ）と図２（ｂ）に示すように、従来の
熱処理によってのみ表面より押し込み形成されたガード
リング部１１と空間電荷層１２と同様に形成される。
【００１６】ゲート−ドレイン間に逆方向電圧を印加す
ることによって、ガードリング部７から空間電荷層８が
伸び始め、ゲート−ドレイン接合とガードリング接合部
分は、各々の接合からの電界の向きが逆方向となり、合
成電界が小さいため、降伏が起きにくくなる。
ることによって、ガードリング部７から空間電荷層８が
伸び始め、ゲート−ドレイン接合とガードリング接合部
分は、各々の接合からの電界の向きが逆方向となり、合
成電界が小さいため、降伏が起きにくくなる。
【００１７】従って、図１（ｆ）に示すように、ガード
リング部７を連続的に外側に形成することによって、連
続的に降伏を避けるというガードリングの機能を得るこ
とができる。
リング部７を連続的に外側に形成することによって、連
続的に降伏を避けるというガードリングの機能を得るこ
とができる。
【００１８】Ｐ+ガードリング形成層１０の拡散方法
は、Ｐ+ゲート電極層４の形成時の拡散方法と同様の方
法を用いて、熱処理温度１１００℃で３０分間行い、拡
散深さ２μｍとした。これにより、ガードリング深さ１
０μｍのガードリング構造が得られる。
は、Ｐ+ゲート電極層４の形成時の拡散方法と同様の方
法を用いて、熱処理温度１１００℃で３０分間行い、拡
散深さ２μｍとした。これにより、ガードリング深さ１
０μｍのガードリング構造が得られる。
【００１９】本実施例の結果、従来のガードリングと同
程度の大きさで、従来の製造方法によるＳＩＴと同様の
性能を持つ高耐圧用のＳＩＴが得られた。
程度の大きさで、従来の製造方法によるＳＩＴと同様の
性能を持つ高耐圧用のＳＩＴが得られた。
【００２０】
【発明の効果】本発明によれば、所望の深さよりも、わ
ずかに浅い溝をエッチングにより形成し、その後、エッ
チング部分の表面に数μｍの厚さで拡散層を生成させ、
所望の特性を持つガードリング構造を形成させることに
より、長時間の熱処理工程を大幅に短縮でき、かつガー
ドリングのための拡散部以外の既拡散部への拡散の増大
を防げるので、デバイスの性能の再現性がよいガードリ
ング構造を持つＳＩＴの製造方法を得ることができる。
ずかに浅い溝をエッチングにより形成し、その後、エッ
チング部分の表面に数μｍの厚さで拡散層を生成させ、
所望の特性を持つガードリング構造を形成させることに
より、長時間の熱処理工程を大幅に短縮でき、かつガー
ドリングのための拡散部以外の既拡散部への拡散の増大
を防げるので、デバイスの性能の再現性がよいガードリ
ング構造を持つＳＩＴの製造方法を得ることができる。
【００２１】更に、本発明は、ガードリングの深さを変
更しても、拡散時間の変更の必要は全くなく、深いガー
ドリングを必要とする高耐圧のＳＩＴほど有効である。
更しても、拡散時間の変更の必要は全くなく、深いガー
ドリングを必要とする高耐圧のＳＩＴほど有効である。
【図１】本発明の実施例の製造工程を示すＳＩＴの断面
図。図１（ａ）は、Ｎ-ｏｎＮ+の２層構造のシリコンウ
エハーの断面図。図１（ｂ）は、ゲート及びゲート電極
部拡散形成時のシリコンウエハーの断面図。図１（ｃ）
は、エピタキシャル成長時のシリコンウエハーの断面
図。図１（ｄ）は、ゲート電極部掘り起こし時のシリコ
ンウエハーの断面図。図１（ｅ）は、ガードリング部の
溝形成時のシリコンウエハーの断面図。図１（ｆ）は、
ガードリング型ＳＩＴ基本構造の完成時のシリコンウエ
ハーの断面図。図１（ｇ）は、図１（ｆ）で示すガード
リング部の拡大断面図。
図。図１（ａ）は、Ｎ-ｏｎＮ+の２層構造のシリコンウ
エハーの断面図。図１（ｂ）は、ゲート及びゲート電極
部拡散形成時のシリコンウエハーの断面図。図１（ｃ）
は、エピタキシャル成長時のシリコンウエハーの断面
図。図１（ｄ）は、ゲート電極部掘り起こし時のシリコ
ンウエハーの断面図。図１（ｅ）は、ガードリング部の
溝形成時のシリコンウエハーの断面図。図１（ｆ）は、
ガードリング型ＳＩＴ基本構造の完成時のシリコンウエ
ハーの断面図。図１（ｇ）は、図１（ｆ）で示すガード
リング部の拡大断面図。
【図２】従来のガードリング型ＳＩＴの完成時のシリコ
ンウエハーの断面図。図２（ａ）は、ガードリング型Ｓ
ＩＴの完成時のシリコンウエハーの断面図。図２（ｂ）
は、図２（ａ）で示すガードリング部の拡大断面図。
ンウエハーの断面図。図２（ａ）は、ガードリング型Ｓ
ＩＴの完成時のシリコンウエハーの断面図。図２（ｂ）
は、図２（ａ）で示すガードリング部の拡大断面図。
１ Ｎ+ドレインオーミック層 ２ Ｎ-ドレイン層 ３ Ｐ+ゲート層 ４ Ｐ+ゲート電極層 ５ Ｎソース層 ６ Ｎ+ソースオーミック層 ７，１１ ガードリング部 ８，１２ 空間電荷層 ９ ガードリングストップ層 １０ Ｐ+ ガードリング形成層
Claims (1)
- 【請求項１】 一導電型の半導体層からなるソース及び
ドレイン領域と、それに挟まれた逆導電型のゲート領域
とからなる埋め込みゲート型で、素子周辺部にガードリ
ング構造を有する静電誘導型トランジスタにおいて、ガ
ードリングのための溝をエッチングによって素子周辺部
に形成した後に、該溝の表面に所定の厚さの拡散層を生
成させて、ガードリング構造を形成することを特徴とす
る静電誘導型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6167495A JPH08236781A (ja) | 1995-02-24 | 1995-02-24 | 静電誘導型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6167495A JPH08236781A (ja) | 1995-02-24 | 1995-02-24 | 静電誘導型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236781A true JPH08236781A (ja) | 1996-09-13 |
Family
ID=13178039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6167495A Pending JPH08236781A (ja) | 1995-02-24 | 1995-02-24 | 静電誘導型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08236781A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244479A (ja) * | 2000-02-29 | 2001-09-07 | Tokin Corp | 半導体装置及びその製造方法 |
| JP2005340250A (ja) * | 2004-05-24 | 2005-12-08 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
-
1995
- 1995-02-24 JP JP6167495A patent/JPH08236781A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244479A (ja) * | 2000-02-29 | 2001-09-07 | Tokin Corp | 半導体装置及びその製造方法 |
| JP2005340250A (ja) * | 2004-05-24 | 2005-12-08 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
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