KR920006851B1 - 반도체 집적회로 장치 및 그 제조방법 - Google Patents

반도체 집적회로 장치 및 그 제조방법 Download PDF

Info

Publication number
KR920006851B1
KR920006851B1 KR1019840006250A KR840006250A KR920006851B1 KR 920006851 B1 KR920006851 B1 KR 920006851B1 KR 1019840006250 A KR1019840006250 A KR 1019840006250A KR 840006250 A KR840006250 A KR 840006250A KR 920006851 B1 KR920006851 B1 KR 920006851B1
Authority
KR
South Korea
Prior art keywords
oxide film
silicon oxide
semiconductor body
groove
silicon
Prior art date
Application number
KR1019840006250A
Other languages
English (en)
Other versions
KR850003068A (ko
Inventor
다이스께 오까다
아끼히사 우찌다
도시히꼬 다까꾸라
신지 나까시마
노부히꼬 오노
가쯔미 오기우에
Original Assignee
가부시끼가이샤 히다찌세이사꾸쇼
미다 가쓰기게
히다찌 마이크로컴퓨터 엔지니어링 가부시끼가이샤
가부시따 겐이찌
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 히다찌세이사꾸쇼, 미다 가쓰기게, 히다찌 마이크로컴퓨터 엔지니어링 가부시끼가이샤, 가부시따 겐이찌 filed Critical 가부시끼가이샤 히다찌세이사꾸쇼
Publication of KR850003068A publication Critical patent/KR850003068A/ko
Application granted granted Critical
Publication of KR920006851B1 publication Critical patent/KR920006851B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)
  • Local Oxidation Of Silicon (AREA)

Abstract

내용 없음.

Description

반도체 집적회로 장치 및 그 제조방법
제1도는 U홈의 구조를 도시한 단면도.
제2도는 반도체 기판에 U홈을 형성한 상태를 도시한 평면도.
제3도는 제2도의 단면도.
제4도 내지 제8도는 제3도의 U홈의 1개를 매입하는 공정을 도시하기 위해 확대한 부분적인 단면도.
제9도는 에미터전극을 형성한 상태를 도시한 평면도.
제10도 및 제11도는 제9도의 단면도.
제12도는 알루미늄 배선을 접속하기 위한 접촉구멍을 형성한 형태를 도시한 평면도.
제13도 및 제14도는 제12도의 단면도.
제15도는 본 발명에 의한 반도체 집적회로 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : U홈
3, 4a : 실리콘 산화막 4 :실리콘 질화막
5 : 다결정 실리콘 10 : 반도체본체
13 : 포토레지스트막
본 발명은 반도체 기술, 더 나아가서는 소자분리 기술에 관한 것으로, 예를들면 반도체 집적회로 장치에서의 소자 분리영역의 형성에 이용하여 유효한 기술에 관한 것이다.
반도체 집적회로 장치에서의 소자사이의 분리법으로 확산층을 이용한 PN접합 분리법과 기판표면의 선택 산화막을 이용한 산화막 분리법이 행하여지고 있다. 그런데 이들의 분리방법으로는 분리영역의 폭이 비교적 넓게되어 버리기 때문에 소자를 미세화 해감에 따라서 분리영역이 점유하는 비율이 크게된다. 이것은 LSI(large scale integration)의 고밀도화를 도모하는데 장해가 된다. 그리하여 본 출원인은 U홈 분리법이라 하는 분리 기술을 제안하였다. 소자의 활성영역 사이의 분리 영역으로 되어야할 부분을 깎아서 U자 상태의 홈(이하 U홈이라 한다)을 형성한다. U홈의 내축에 실리콘 산화막을 형성하고 나서 U홈의 내부를 다결정실리콘으로 매입하여 소자분리 영역을 형성한다.
상기의 U홈 분리법에서는 U홈내에 충전된 다결정 실리콘의 표면을 열산화해서 실리콘 산화막을 형성할 필요가 있다. 그 이유는 기판표면에 형성되는 배선이나 주변의 전극과 U홈내의 다결정 실리콘과의 단락을 방지하기 위해서이다.
그러나, U홈내의 다결정 실리콘의 표면을 산화 시키면 체적이 커지기 때문에, U홈의 입구를 외측으로 밀어 넓히는 것과 같은 응력이 발생한다. 이 응력에 의해서 U홈 분리영역과 반도체 영역과의 경계에 비틀림이 일어나서 단결정 실리콘내에 전위를 발생시키고, 이것이 넓혀져서 소자의 PN접합을 파괴한다.
제1도에 도시한 바와 같이 반도체 기판(1)의 표면에 형성된 분리용 U홈(2)의 내축을 따라 형성되는 실리콘 산화막(3)의 내축에 경도가 높은 실리콘 질화막(Si3N4막)(4)를 형성한다. 실리콘 질화막(4)는 U홈(2)내의 다결정 실리콘(5)의 표면에 실리콘 산화막(6)을 형성할때, 실리콘 산화막(6)의 팽창에 따른 응력을 억제한다. 이것에 의해 응력이 외축의 실리콘 결정에 전달되지 않게 해서 전위의 발생을 방지한다.
상술한 기술은, 예를들면 "니케이 일렉트로닉스"(1982년 3월 29일호, No. 287, P.90-101)에 기술되어 있다.
상술한 기술을 이용해서 반도체 집적회로장치를 제조하는 경우, 본 발명자는 상술한 기술에서 다음의 문제가 있는 것을 발견하였다.
U홈(2)내의 실리콘 산화막(3)의 내축에 실리콘 질화막(4)를 형성하면, 다결정 실리콘(5)의 표면을 산화시켰을 때 실리콘 질화막(4)에 접하는 부분에서의 실리콘 산화막의 성장 속도가 중앙부의 산화막의 그것에 비해서 지연되어 버린다. 그 결과, 다음의 공정에서 제1도와 같이, 기판(1)표면의 실리콘 질화막(4a)를 에칭하였을 때에 U홈(2)의 경계부에서의 실리콘 산화막(6)의 두께가 극단적으로 얇아진다. 그 후 기판표면의 U홈 주변에 형성되는 전극과 U홈내의 다결정 실리콘(5)사이에서 단락을 일으키기 쉽게 된다. 전극, 예를 들면 에미터 전극 형성용 마스크는 U홈에 대해서 마스키 맞춤 여유를 갖고 형성할 필요가 생긴다. 그러나, 이것은 고집적화의 장해로 된다. 역으로, 이와 같은 단락을 방지하기 위해서는 실리콘 질화막(4)나 실리콘 산화막(6)에 대해서 충분한 에칭을 행할 수 없게 된다. 이상의 이유로서 실리콘 질화막(4)를 마련했을 경우, 전극 또는 배선과 U홈내의 다결정 실리콘과의 절연성의 확보, 집적도의 향상, 기판표면의 평탄화등이 곤란하게 된다.
본 발명의 목적은 홈에 의한 분리법을 적용한 반도체 집적회로 장치에서의 기판표면에 형성되는 전극이나 배선과 홈내의 반도체 사이의 단락을 방지하고, 또한 홈을 이용한 분리 영역 형성에 따르는 결정결함의 발생을 억제하는 반도체 집적회로 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 홈에 의한 분리법을 사용한 반도체 집적회로 장치의 집적도를 향상하는데 있다.
본 발명의 다른 목적은 홈을 사용한 분리 영역형성후에 있어서의 기판표면의 평탄화를 용이하게 하는데 있다.
본 발명의 상기 및 그외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
본 출원에 있어서 기술되는 발명중 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
소자를 형성하여야할 영역의 사이에 형성된 홈의 내측에 제1도의 실리콘 산화막을 형성한 후, 그 내측에 실리콘 질화막 및 제2의 실리콘 산화막을 차례로 형성한다.
실리콘 질화막에 의해 홈내에 충전된 다결정 실리콘 표면을 산화할때 팽창에 따르는 주변의 반도체 영역의 결정 결함의 발생을 억제한다.
다결정 실리콘 표면을 산화할때 제2의 실리콘 산화막에 따라서 산화가 진행하여 전체적으로 실리콘 산화막을 두껍게 형성시킨다. 이로 인해서 실리콘 질화막이나 실리콘 산화막의 에칭에 대한 마진을 향상시킨다.
이하 본 발명의 구성에 대해서 실시예와 함께 설명한다. 또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것을 동일한 부호를 붙이고, 그 반복적인 설명은 생략한다.
이 실시예에서는 우선 바이폴라형 집적회로의 공정과 마찬가지로 해서 반도체 본체(10)을 형성한다.
p형 단결정 실리콘으로 되는 반도체 기판(1)의 주표면에 형성된 실리콘 산화막의 적당한 위치에 매입층 형성용 구멍을 형성한다.
이 실리콘 산화막을 마스크로해서 N형 불순물을 기판(1)에 두껍게 도프해서 부분적으로 N+형 매입형(11)을 형성한다. 실리콘 산화막을 제거하고 나서 기판(1)위에 기상 성장법에 의해 N-형 에피택셜층(12)를 성장시킨다. 이것으로 반도체 본체(10)이 얻어진다. 반도체 본체(10)의 주표면위에 실리콘 산화막(SiO2)(14)와 실리콘 질화막(Si3N4)(15)를 각각 열산화 및 CVD법으로 형성한다. 분리영역이 형성되어야 할 부분, 즉 바이폴라 트랜지스터의 주변부 및 베이스 영역과 컬렉터 접촉 영역과의 경계부의 실리콘 질화막(15)와 실리콘 산화막(14)를 선택적으로 에칭해서 제거한다.
실리콘 질화막(15)를 주된 마스크로 해서, 반도체 본체(10)을 에칭하여, 홈(2a), (2b)를 형성한다. 이 상태를 제2도 및 제3도에 도시한 것이다.
제3도는 제2도의 절단선 A-A에 따른 단면을 도시한 것이다. 제2도에서는 실리콘 산화막(14)를 생략하고 있다.
우선, 실리콘 질화막(15)를 마스크로해서 하이드라진을 사용한 이방성 에칭에 의해서 반도체 본체(10)의 표면을 선택적으로 얇게 에칭한다. 다음에 적어도 베이스영역과 컬렉터 접촉영역의 경계부의 위를 덮도록 포토레지스트막(13)을 형성한다. 실리콘 질화막(15)와 포토레지스트막(13)을 마스크로해서 1회째의 드라이 에칭을 한다. 이로인해 바이폴라 트랜지스터의 주변부의 U홈(2a)를 비교적 얇게 형성한다. 포토레지스트막(13)을 제거하고, 2회째의 드라이 에칭을 행한다. 이로 인해서 베이스 영역과 컬렉터 접촉영역의 경계부에 비교적 얇은 U홈(2b)를 형성함과 동시에 주변부의 U홈(2a)를 더욱 깊게 에칭한다.
U홈(2a)는 N+형 매입층(11)를 관통해서 P형 기판(1)까지 도달하도록 형성되고, U홈(2b)는 N+형 매입층(11)의 직전까지 도달하도록 형성된다.
다음에 제4도 내지 제8도에 도시한 공정에 의해서 U홈 분리영역이 형성된다. 제4도 내지 제8도는 제2도의 B-B절단선에 따른 단면을 각각 공정마다 도시한다. 제4도 내지 제8도는 U홈(2b)를 도시하지만, U홈(2a)에 대해서도 모두 같은 공정으로 분리 영역이 형성된다.
우선 실리콘 질화막(15)를 마스크로 해서 노출되고 있는 반도체 본체에는 열산화에 의해 제4도에 도시한 바와 같이 U홈(2b)의 내측에 실리콘 산화막(3)이 형성된다.
실리콘 질화막(15)를 제거한후, 제5도에 도시한 바와 같이 그 내측에 실리콘 질화막(4)를 CVD법으로 형성하고, 또 그 내측에 다결정 실리콘 층(7)을 CVD법으로 얇게 형성한다.
다결정 실리콘층(7)을 열산화시켜서 실리콘 산화막(SiO2막)(7a)로 한다. 이 방법은 실리콘 산화막(7a)를 두껍게할 수 있고, 또한 막의 두께를 제어하기가 쉽다.
열산화막(7a) 대신에 CVD법으로 형성한 실리콘 산화막을 사용하여도 좋다. 에머터 또는 베이스 영역과 전극을 접속하기 위한 접촉구멍을 형성하기 위해 에칭을 한 후, 전극과 다결정 실리콘(5a)와의 절연성을 보다 양호하게 유지하려면 열산화막이 바람직하다.
제6도에 도시한 바와 같이 반도체 본체(10)위의 전면에 다결정 실리콘(5)를 두껍게 퇴적시켜서 산화막(7a)의 내측에 다결정 실리콘을 충전시킨다.
다결정 실리콘(5)의 표면을 드라이 에칭에 의해 제거한다. 제7도에 도시한 바와 같이 U홈(2a) 및 (2b)내에 다결정실리콘(5a)가 남는다.
U홈(2a) 및 (2b)이외의 표면에 노출된 실리콘 산화막(7a)를 웨트 에칭으로 제거한 후, U홈(2a) 및 (2b)내의 다결정 실리콘(5a)의 표면을 열산화시켜서 실리콘 산화막(6a)를 형성한다. U홈의 내측에 실리콘 산화막(7a)가 형성되어 있으므로, 버드 비크가 발생하는 현상과 마찬가지 현상으로 실리콘 산화막(7a)에 따라서 산화가 진행한다.
이것에 의해 제8도에 도시한 바와 같이 표면의 실리콘 산화막(6a)의 양쪽끝부가 제1도의 것에 비해서 두껍게 형성된다. 또, 실리콘 산화막(6a)를 형성한 후 U홈(2a) 및 (2b)이외의 영역에 있는 실리콘 산화막(7a)를 제거하여도 좋다. U홈 이외의 표면에 노출된 상기 실리콘 질화막(4)를 에칭으로 제거하고 나서 포토레지스트등을 마스크로 하여 컬렉터 접촉영역으로 되는 부분의 표면에 N형 불순물, 예를들어 인을 두껍게 확산 또는 이온주입하고, 다음에 베이스 영역으로 되는 부분의 표면에 p형 불순물, 예를들면 붕소의 이온 주입을 행한다.
다음에 에미터 영역 및 다결정 실리콘으로 되는 에미터 전극을 형성한다. 이 상태는 제9도, 제10도 및 제11도에 도시되어 있다. 제10도 및 제11도는 각각 제9도의 절단선 C-C 및 절단선 D-D에 따른 단면을 도시한 것이다. 제9도에서는 절연막(24) 및 (8)을 생략하고 있다. 또, 제10도에 있어서 바이풀라 트랜지스터의 단면은 1개에 대해서만 도시하고, 다른 바이폴라 트랜지스터에 대해서는 도시를 생략하고 있다. 제11도, 제13도, 제14도 및 제15도에서도 마찬가지이다.
우선 반도체 본체(10)의 표면위의 전체에 새로이 실리콘 산화막(24) 및 실리콘 질화막(8)을 CVD법으로 형성한다. 실리콘 질화막(8) 대신에 PSG(Phospho Silicate Glass)막을 사용하여도 좋다. 에미터 영역으로 되는 부분의 실리콘 산화막(24) 및 실리콘 질화막(8)을 선택적으로 제거한다. 이것에 의해 에미터 영역 형성용의 구멍(16)을 형성한다. 에미터 영역을 얇게 하기 위해 에미터 영역으로 되는 부분의 표면에 다결정 실리콘 전극(9)를 형성한다. 다결정 실리콘 전극(9)에 대해서 n형 불순물 예를들어 비소의 이온 주입을 행한다. 열 처리를 실시해서 상술한 불순물을 동시에 열 확산시켜서 베이스 영역인 P형 반도체 영역(21)과 에미터 영역인 N+형 반도체 영역(22) 및 컬렉터 접촉영역으로 되는 N+형 반도체 영역(23)을 형성한다.
본 실시예에서는 제11도에 도시한 바와 같이 N+형 에미터 영역(22)의 2변을 u홈을 사용한 분리 영역에 접하도록 형성하고 있다(이하 월 에미터라 한다). 월 에미터는 분리 영역과 에미터 영역 형성용의 구멍(16)과의 마스크 맞춤 여유를 생략할 수 있으므로 고집적화에 적합하다.
본 실시예에 의하면, 월 에미터를 사용하여도 다결정 실리콘 전극(9)와 U홈내의 다결정 실리콘(5a)의 단락을 방지할 수가 있다.
월 에미터를 사용할때, 제9도와 제11도에 도시한 바와 같이, 구멍(16)을 분리영역에 겹치도록 형성하지 않으면 안된다. 이 때문에 실리콘 질화막(4), 실리콘 산화막(6a) 및 분리영역에 있는 실리콘 질화막(8)이 에칭된다. 필연적으로 에미터 전극(9)는 에칭되어서 얇아진 실리콘 산화막(6a)위에도 형성된다. 에미터 영역으로 되어야 할 영역위의 실리콘 질화막(8)을 완전히 제거하기 위해 오버에칭이 필요하다. 이 때문에 실리콘 산화막(6a)가 에칭되는 것은 피할 수가 없다.
실리콘 산화막(6a)의 둘레 가장 자리부가 제1도에 도시한 것과 같이 얇으면, 실리콘 산화막(6a)의 에칭에 의해서 다결정 실리콘(5a)와 다결정 실리콘 전극(9)가 실리콘 산화막(6a)의 둘레 가장 자리부에서 단락될 염려가 있다. 그러나 상기 실시예에서는 U홈의 내측에 산화막(7a)가 형성되는 것에 의해 실리콘 산화막(6a)의 둘레 가장자리부가 충분히 두껍게 형성된다. 이 때문에 다결정 실리콘 전극(9)와 다결정성 실리콘(5a)의 단락이 방지된다. 그 결과, 월 에미터 구조에 의해서 트랜지스터의 소자의 크기를 축소하여 LSI의 집적도를 높임과 동시에 트랜지스터의 동작 속도를 향상시킬 수가 있다.
다음에, 층간 절연막(17) 및 접촉구멍(18), (19), (20)을 형성한다. 이상태는 제12도, 제13도 및 제14도에 도시되어 있다. 이 제13도 및 제14도는 각각 제12도의 절단선 E-E 및 절단선 F-F에 따른 단면을 도시한 것이다.
우선, 반도체 본체(10)의 표면 전체에, 예를들어 PSG막과 같은 층간 절연막(17)을 CVD법 등으로 형성한다. 포토레지스트를 마스크로해서 베이스 에미터 및 컬렉터의 각 전극부의 접촉구멍(18), (19) 및 (20)을 형성한다.
베이스 영역으로의 알루미늄 배선 접속을 위한 저촉구멍(19)은 분리영역에 겹치도록 형성된다. 접촉구멍(19)와 분리 영역과의 마스크 맞춤 여유가 불필요하게 된다. 고집적화를 위하여 마스크 맞춤여유를 없어지게 하여도 U홈내의 다결정 실리콘(5a)와 베이스 전극과의 단락을 방지할 수 있다.
다음에, 제15도에 도시한 바와 같이 반도체 본체(10)위의 전면에 알루미늄등의 배선재료를 증착하고 나서 포토리도 그래피로 알루미늄 전극 및 알루미늄 배선(25)를 형성하고, 그 위에 최종 안정화막(26)을 형성한다.
본 발명에 의하면, 고집적화를 위해서 마스크 맞춤 여유를 생략하였을 때, 각 전극과 U홈 내의 다결정 실리콘과의 단락을 방지할 수 있고, 또 제조효율의 향상을 도모할 수 있다. 또, 세정 및 에칭에 의한 실리콘 산화막(6)의 오버에칭에 대한 마진이 향상된다.
본 실시예에 있어서는 다결정 실리콘(5)를 깍아낼 때 실리콘 질화막(4)의 표면에 산화막(7)이 형성되어 있으므로, 실리콘 질화막(4)는 대부분 에칭되지 않는다. 이로인해, 실리콘 질화막(4)는 결정의 결함(전위)가 발생하지 않는 정도로 얇게 형성할 수가 있으므로, 평탄화를 위해서 실리콘 질화막(4)등을 에칭하였을때, 오버 에칭의 양을 적게 할 수가 있어 평탄성을 좋게할 수가 있다.
이상 설명한 바와 같이, 소자에 마련되는 영역사이의 불리영역으로 되는 부분에 U홈이 형성되고, 이 U홈의 내측에는 열 산화막이 형성되고, 그 내측에는 질화막 및 산화막이 형성되게 된다. 이로 인해서 실리콘 질화막의 경도에 의해 U홈 내에 충전된 다결정 실리콘 표면을 산화할 때, 팽창에 따르는 주변의 활성 영역의 결정 결함의 발생을 억제할 수 있다. 또, 상술한 구조에 따르면 다결정 실리콘 표면을 산화할 때 실리콘 질화막의 내측의 실리콘 산화막에 따라서 산화가 진행되므로, U홈 내의 다결정 실리콘 표면의 실리콘 산화막을 전체적으로 두껍게 형성할 수가 있다. 이로 인해서, 실리콘 절화막이나 실리콘 산화막의 에칭에 대한 마진이 향상된다. 그 결과, 예를들면 에미터를 월 에미터로 하기 위해서 에미터 위에서 U홈 분리 영역위에 걸쳐서 형성되는 다결정 실리콘 전극과 U홈 내의 다결정 실리콘과의 단락이 방지된다.
또, 상술한 구조에 따르면 실리콘 질화막이나 실리콘 산화막의 에칭에 대한 마진이 향상되므로, U홈 분리 영역부의 산화막의 오버 에칭이 가능하게 된다. 그 결과, 기판 표면의 평탄화가 용이하게 된다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경이 가능한 것은 물론이다.
예를들면, 상기 실시예에 있어서 본 발명은 U홈 분리법을 사용해서 소자 사이에 분리가 행하여 지도록 되는 것에 적용할 경우를 설명했지만, 본 발명은 U홈 분리법에 한정되지 않고 적용된다. 예를들면, V홈 분리법과 같이 홈을 파서 반도체 재료를 충전하여 분리영역으로 하는 모든 분리기술에 적용될 수 있는 것이다.
반도체 재료로서는 다결정 실리콘이 일반적이지만, 각 소자 사이에 무시될 수 없는 누설 전류를 흘릴 수 있는 정도의 도전율을 가진 재료이면 어떤 것이라도 좋다.
홈을 파기위한 마스크는 실리콘 산화막으로 되어 있어도, 또 실리콘 질화막(15)위에 실리콘 산화막을 형성한 이층막이라도 좋다.
에미터 형성을 위한 구멍(16)은 3변이 소자 분리영역에 겹치도록하여도 좋다. 즉, 제9도에 있어서 컬렉터 접촉영역으로 향한 1변을 다시 월 에미터의 구조로 하여도 좋다.
접촉구멍(20)은 소자 분리 영역에 겹치지 않도록 형성할 수가 있다. 즉, 제12도에서의 접촉구멍(18)과 같이 소자로 되는 영역위에 형성된다.
역으로, 접촉구멍(18)은 제12도에서의 접촉구멍(20)과 같이 형성된다. 고집적화를 위해서는 월 에미터 구조를 취하는 것이 가장 중요하다.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로된 이용분야인 바이폴라형 집적회로장치에 대해서 설명하였다. 그러나 본 발명은 그에 한정되는 것은 아니고, 예를들면 MOS형 집적회로 장치에 적용할 수가 있다. 소오스 또는 드레인 영역에 전극을 접속하기 위한 접촉구멍과 홈을 사용한 소자 분리 영역사이의 마스크 맞춤 여유를 없게 하여 고집적화를 달성할 수 있다. 바이폴라 트랜지스터와 MOSFET를 혼합한 형의 반도체 집적회로 장치에도 본 발명이 적용된다. 또는, 분리 영역으로서 홈을 이용한 제1의 분리영역과 그외의 구조의 제2의 분리영역을 가진 형의 반도체 집적회로 장치에도 본 발명이 적용된다. 상기 제2의 분리영역은, 예를들면 반도체 본체의 주표면의 부분적인 산화에 의해서 얻어지는 두꺼운 산화막(필드 산화막)이다.
이와 같이 여러가지 형의 반도체 집적회로 장치에 있어서도 본 발명은 유효하다.

Claims (59)

  1. (a) 반도체 본체의 주표면에 홈을 형성하는 공정, (b) 적어도 상기 홈안에 노출된 상기 반도체 본체의 표면위에 최초의 실리콘 산화막을 형성하는 공정, (c) 적어도 상기 홈안에 노출된 상기 반도체 본체의 표면위에 형성된 상기 제1의 실리콘 산화막의 표면위에 실리콘 질화막을 형성하는 공정, (d) 적어도 상기 홈내의 상기 실리콘 질화막위에 제1의 절연막을 형성하는 공정, (e) 상기 홈을 적어도 반도전형의 물질로 충전하는 공정, (f) 적어도 반도전형의 상기 물질로 표면을 덮도록 제2의 절연막을 형성하는 것에 의해 분리영역이 형성되는 공정을 포함하는 반도체 본체내에 분리영역을 형성하기 위한 방법.
  2. 특허청구의 범위 제16항에 있어서, 상기 반도체 본체는 실리콘으로 되고, 상기 최초의 실리콘 산화막은 홈안에 노출된 실리콘을 열산화하는 것에 의해 형성되는 분리영역을 형성하기 위한 방법.
  3. 특허청구의 범위 제16항에 있어서, 상기 제1 및 제2의 절연막은 각각 제1의 실리콘 산화막과 제2의 실리콘 산화막인 분리영역을 형성하기 위한 방법.
  4. 특허청구의 범위 제18항에 있어서, 적어도 반도전형의 상기 물질은 다결정 실리콘인 분리영역을 형성하기 위한 방법.
  5. 특허청구의 범위 제19항에 있어서, 상기 제2의 실리콘 산화막은 상기 다결정 실리콘을 열산화하는 것에 의해 형성되는 분리영역을 형성하기 위한 방법.
  6. 특허청구의 범위 제18항에 있어서, 상기 제1의 실리콘 산화막은 열산화에 의해 형성된 실리콘 산화막인 분리영역을 형성하기 위한 방법.
  7. 특허청구의 범위 제18항에 있어서, 홈을 형성하는 공정에서 처음에 반도체 본체의 주표면은 홈의 끝부분이 점점 가늘어지도록 이방성 에칭에 의해 에칭되는 분리영역을 형성하기 위한 방법.
  8. 특허청구의 범위 제18항에 있어서, 상기 제2의 실리콘 산화막은 상기 제1의 산화막보다 두껍게 되는 분리영역을 형성하기 위한 방법.
  9. 특허청구의 범위 제18항에 있어서, 상기 제2의 실리콘 산화막은 인접한 상기 제1의 실리콘 산화막의 끝부분과 중심부를 가지며, 상기 끝부분이 상기 중심부의 두께보다 두껍게 되는 분리영역을 형성하기 위한 방법.
  10. 특허청구의 범위 제18항에 있어서, 상기 홈은 상기 분리영역의 위치에 대응하는 반도체 본체의 위치에서 반도체 본체를 에칭하는 것에 의해 형성되는 분리영역을 형성하기 위한 방법.
  11. 특허청구의 범위 제18항에 있어서, 상기 제1의 실리콘 산화막은 상기 실리콘 질화막위에 상기 제1의 실리콘 산화막을 형성하도록 다결정 실리콘을 열산화시켜서 퇴적하는 것에 의해 형성되는 분리영역을 형성하기 위한 방법.
  12. 특허청구의 범위 제16항에 있어서, 상기 제2의 절연막은 적어도 반도전형 물질을 열산화에 의해 형성되는 분리영역을 형성하기 위한 방법.
  13. 특허청구의 범위 제17항에 있어서, 상기 제1의 절연막은 열산화에 의해 형성된 산화막인 분리영역을 형성하기 위한 방법.
  14. (a) 반도체 본체를 에칭하는 것에 의해 상기 반도체 본체의 주표면에 홈을 형성하는 공정, (b) 상기 반도체 본체의 주표면위와 상기 홈안에 노출된 상기 반도체 본체의 표면위에 최초의 실리콘 산화막을 형성하는 공정, (c) 상기 반도체 본체의 주표면위와 상기 홈안에 노출된 상기 반도체 본체의 표면위에 형성된 상기 제1의 실리콘 산화막의 표면위에 실리콘 질화막을 형성하는 공정, (d) 상기 실리콘 질화막위에 제1의 절연막을 형성하는 공정, (e) 상기 홈을 다결정 실리콘으로 충전하는 공정, (f) 상기 반도체 본체내에 활성영역을 규정하는 분리영역을 형성하기 위해서 상기 다결정 실리콘을 열산화하는 것에 의해 상기 다결정 실리콘의 표면을 덮도록 제2의 실리콘 산화막을 형성하는 공정 및 (g) 상기 활성영역내에 반도체 소자를 형성하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.
  15. 특허청구의 범위 제29항에 있어서, 상기 제1의 실리콘 산화막은 상기 실리콘 질화막위에 형성된 다결정 실리콘 막을 열산화시켜 형성되는 반도체 집적회로 장치의 제조방법.
  16. 특허청구의 범위 제29항에 있어서, 상기 홈이외의 다른 부분에서 상기 제1의 실리콘 산화막을 제거한 후, 상기 제2의 실리콘 산화막은 상기 실리콘 질화막을 마스크로서 사용하여 상기 다결정 실리콘을 열산화시켜서 형성되는 반도체 집적회로 장치의 제조방법.
  17. 특허청구의 범위 제29항에 있어서, 상기 활성영역내에 반도체 소자를 형성하는 공정은 상기 홈의 측벽에 접촉해서 반도체 영역을 형성하는 공정을 포함하는 반도체 집적회로 장치의 제조방법.
  18. 특허청구의 범위 제29항에 있어서, 상기 제2의 실리콘 산화막은 제1의 실리콘 산화막의 두께보다 두껍게 되는 반도체 집적회로 장치의 제조방법.
  19. 특허청구의 범위 제29항에 있어서, 상기 제2의 실리콘 산화막은 인접한 상기 제1의 실리콘 산화막의 끝부분과 중심부를 가지며, 상기 끝부분이 상기 중심부의 두께보다 두껍게 되는 반도체 집적회로 장치의 제조방법.
  20. 특허청구의 범위 제29항에 있어서, 상기 반도체 본체는 실리콘으로 되고, 상기 최초의 실리콘 산화막은 홈안에 노출된 실리콘을 열산화하는 것에 의해 형성되는 반도체 집적회로 장치의 제조방법.
  21. 반도체 소자를 분리하기 위해 반도체 본체에 형성되는 분리영역을 포함하는 반도체 본체에 있어서, (a) 상기 분리영역의 위치에서 주표면내에 형성되고 반도체 기판내의 홈표면을 마련하는 상기 홈을 갖고 상기 주표면에 있는 반도체 기판, (b) 상기 반도체 기판의 상기 홈의 전제 표면의 홈내에 적어도 형성된 실리콘 질화막, (c) 상기 실리콘 질화막위의 상기 홈내에 적어도 형성된 제1의 실리콘 산화막, (d) 상기 홈을 충전하도록 상기 제1의 실리콘 산화막위에 형성된 적어도 반도전형이고 표면을 갖는 물질 및 (e) 적어도 반도전형인 상기 물질의 표면을 덮는 제2의 실리콘 산화막을 포함하는 반도체 본체.
  22. 특허청구의 범위 제36항에 있어서, 또 상기 반도체 기판의 홈표면과 실리콘 질화막 사이의 홈에 형성된 제3의 실리콘 산화막을 포함하는 반도체 본체.
  23. 특허청구의 범위 제36항에 있어서, 상기 홈은 U홈인 반도체 본체.
  24. 특허청구의 범위 제36항에 있어서, 상기 제2의 실리콘 산화막은 상기 제1의 실리콘 산화막의 두께보다 두껍게 되는 반도체 본체.
  25. 특허청구의 범위 제36항에 있어서, 적어도 반도전형인 상기 물질은 다결정 실리콘인 반도체 본체.
  26. 상기 반도체 표면의 주표면을 에칭하여 형성된 홈을 이용하는 것에 의해 반도체 본체에 형성된 소자를 분리하기 위한 분리영역을 마련하여 반도체 본체의 홈표면을 마련하는 반도체 집적회로 장치에 있어서, 상기 분리영역(a) 반도체 본체의 홈표면위에 형성된 최초의 실리콘 산화막, (b) 적어도 반도체 본체의 홈표면위에 형성된 실리콘 질화막, (c) 적어도 상기 실리콘 질화막위의 상기 홈에 형성된 제1의 실리콘 산화막, (d) 상기 홈을 충전하도록 적어도 상기 제1의 실리콘 산화막위에 형성된 반도전형이고 표면을 갖는 물질 및 (e) 단일 구조를 형성하며, 적어도 반도전형인 상기 물질의 표면을 상기 제1의 실리콘 산화막과 함께 덮는 제2의 실리콘 산화막을 포함하는 반도체 집적회로 장치.
  27. 특허청구의 범위 제41항에 있어서, 상기 제2의 실리콘 산화막은 상기 제1의 실리콘 산화막보다 두꺼운 반도체 집적회로 장치.
  28. 특허청구의 범위 제41항에 있어서, 적어도 반도전형인 상기 물질은 다결정 실리콘인 반도체 집적회로 장치.
  29. (a) 상기 주표면을 갖고 제1의 도전형의 반도체기판, 제2의 도전형의 매입층 및 상기 제2의 도전형의 에피텍셜층을 포함하는 반도체 본체, (b) 상기 반도체 본체를 에칭하여 형성되고 반도체 본체의 홈표면을 규정하는 홈에 의해 한정되며, 상기 반도체 본체의 홈표면위에 형성된 최초의 실리콘 산화막, 상기 최초의 실리콘 산화막위에 형성된 실리콘 질화막, 상기 질화막위의 적어도 상기 홈안에 형성된 제1의 실리콘 산화막, 상기 홈을 충전하도록 상기 제1의 실리콘 산화막 전체의 적어도 상기 홈내에 형성된 반도전형 물질, 적어도 상기 반도전형 물질의 표면을 덮고 상기 제1의 실리콘 산화막과 상기 제2의 실리콘 산화막이 단일구조로 형성되도록 형성되는 제2의 실리콘 산화막을 포함하는 각각의 분리영역, (c) 상기 매입층내의 컬렉터 영역, 상기 에피텍셜층의 부분에 형성된 상기 제2의 도전형의 컬렉터 접촉영역, 상기 에피택셜층의 부분에 형성된 상기 제1의 도전형의 베이스 영역 및 상기 베이스 영역의 부분에 형성된 상기 제2의 도전형의 에미터 영역을 포함하며, 상기 반도체 본체에 형성된 각각의 바이폴라 트랜지스터 및 (d) 상기 컬렉터 접촉영역에 접촉하는 제1의 전극, 상기 베이스 영역에 접촉하는 제2의 전극 및 상기 에미터 영역에 접촉하는 제3의 전극이 마련된 각각의 상기 바이폴라 트랜지스터에 전류를 인가하며, 상기 반도체 본체의 주표면을 덮는 절연막에 형성된 대응하는 접촉구멍을 통해서, 상기 반도체 본체에 접촉하는 전극을 포함하며, 상기 분리영역의 전체의 적어도 일부는 상기 반도체 본체의 주표면에서 상기 반도체 기판까지 도달하는 깊은 분리영역이고, 상기 매입층과 상기 에피택셜층을 여러개의 영역으로 분할하는 상기 깊은 분리영역은 전기적으로 분리되는 반도체 집적회로 장치.
  30. 특허청구의 범위 제44항에 있어서, 적어도 반도전형의 상기 물질은 다결정 실리콘인 반도체 집적회로 장치.
  31. 특허청구의 범위 제44항에 있어서, 상기 에미터 영역은 상기 깊은 분리영역과 접촉하는 2개의 대향변을 갖고, 상기 제3의 전극용 접촉구멍은 상기 깊은 분링영역에 겹쳐서 형성되고, 상기 깊은 분리영역에 접촉하는 상기 에미터 영역의 2개의 변에 대응하는 2변의 상기 접촉구멍은 상기 깊은 분리영역위에 위치하는 반도체 집적회로 장치.
  32. 특허청구의 범위 제46항에 있어서, 상기 제3의 전극의 일부는 상기 제2의 실리콘 산화막과 접촉하는 반도체 집적회로 장치.
  33. 특허청구의 범위 제47항에 있어서, 상기 제3의 전극용 접촉구멍이 상기 깊은 분리영역과 겹치는 상기 제2의 실리콘 산화막의 부분은 상기 제2의 실리콘 산화막의 다른 부분보다 얇은 반도체 집적회로 장치.
  34. 특허청구의 범위 제46항에 있어서, 상기 제3의 전극은 다결정 실리콘으로 되는 반도체 집적회로 장치.
  35. 특허청구의 범위 제46항에 있어서, 상기 제2의 전극용 접촉구멍은 적어도 2변의 상기 접촉구멍이 상기 깊은 분리영역위에 위치하도록 상기 깊은 분리영역에 겹쳐서 형성되는 반도체 집적회로 장치.
  36. 특허청구의 범위 제44항에 있어서, 상기 분리영역의 일부는 상기 깊은 분리영역보다 얇고, 상기 깊은 분리영역과 단일구조로서 형성된 얇은 분리영역은 바이폴라 트랜지스터가 형성된 각각의 상기 분리영역내의 에피택셜층을 컬렉터 접촉영역으로 형성된 제1의 영역과 상기 베이스 영역으로 형성된 제2의 영역으로 분리하는 반도체 집적회로 장치.
  37. 특허청구의 범위 제44항에 있어서, 상기 제2의 실리콘 산화막은 상기 제1의 실리콘 산화막보다 두꺼운 반도체 집적회로 장치.
  38. 특허청구의 범위 제44항에 있어서, 상기 반도체 본체의 홈표면은 상기 제3의 실리콘 산화막에 의해 덮혀져 있고, 상기 실리콘 질화막은 상기 제3의 실리콘 산화막위에 형성되는 반도체 집적회로 장치.
  39. 특허청구의 범위 제44항에 있어서, 상기 바이폴라 트랜지스터의 하나는 전기적으로 분리된 각각의 여러개의 영역내에 형성되는 반도체 집적회로 장치.
  40. (a) 반도체 본체내에 홈표면을 형성하도록 상기 반도체 본체의 주표면내에 홈을 형성하는 공정, (b) 공정(a) 다음에, 상기 반도체 본체내의 홈표면 위에 적어도 실리콘 질화막을 형성하는 공정, (c) 공정(b)다음에, 상기 홈내의 상기 실리콘 질화막위에 적어도 제1의 실리콘 산화막을 형성하는 공정, (d) 공정(c) 다음에, 적어도 반도전형의 물질을 상측에 있는 홈에 충전하는 공정, (e) 공정(d) 다음에, 적어도 반도전형의 상기 물질로 상측표면을 덮도록 제2의 실리콘 산화막을 형성하는 것에 의해서 분리영역을 형성하는 공정을 포함하는 방법에 의해 형성된 분리영역을 갖는 반도체 본체.
  41. 특허청구의 범위 제55항에 있어서, 또 상기 홈표면과 상기 실리콘 질화막 사이의 홈표면위의 최초의 실리콘 산화막을 포함하며, 상기 최초의 실리콘 산화막은 상기 실리콘 질화막을 형성하기 전에 형성되며, 상기 실리콘 질화막은 최초의 실리콘 산화막위에 형성되는 반도체 본체.
  42. 특허청구의 범위 제56항에 있어서, 상기 반도체 본체는 실리콘으로 되고, 상기 최초의 실리콘 산화막은 홈표면을 형성하는 실리콘을 열산화하는 것에 의해 형성된 막인 반도체 본체.
  43. (a) 반도체 본체내의 홈표면을 형성하도록 상기 반도체 본체를 에칭하여 반도체 본체의 주표면내에 홈을 형성하는 공정, (b) 공정(a) 다음에, 상기 반도체 본체내의 홈표면위에 적어도 실리콘 질화막을 형성하는 공정, (c) 공정(b) 다음에, 상기 실리콘 질화막위에 제1의 실리콘 산화막을 형성하는 공정, (d) 공정(c) 다음에, 표면에 있는 상기 홈에 다결정 실리콘을 충전하는 공정, (e) 공정(d) 다음에, 상기 다결정 실리콘을 열산화하는 것에 의해 상기 다결정 실리콘의 표면을 덮도록 제2의 실리콘 산화막을 형성하여 상기 반도체 본체내에 활성영역을 규정하도록 분리영역을 형성하는 공정, (f) 공정(e) 다음에, 상기 활성영역 내에 반도체 소자를 형성하는 공정을 포함하는 방법에 의해 제조된 반도체 집적회로 장치.
  44. 특허청구의 범위 제36항에 있어서, 상기 제1의 실리콘 산화막과 함께 상기 제2의 실리콘 산화막은 적어도 반도전형의 물질로 둘러싸지는 반도체 본체.
  45. 특허청구의 범위 제41항에 있어서, 상기 제1의 실리콘 산화막과 함께 상기 제2의 실리콘 산화막은 적어도 반도전형 물질로 둘러싸지는 반도체 집적회로 장치.
  46. 특허청구의 범위 제37항에 있어서, 상기 제3의 실리콘 산화막은 열산화에 의해 형성된 막인 반도체 본체.
  47. 특허청구의 범위 제36항에 있어서, 상기 제2의 실리콘 산화막은 열산화에 의해 형성된 실리콘 산화막인 반도체 본체.
  48. 특허청구의 범위 제36항에 있어서, 상기 제1의 실리콘 산화막은 실리콘 질화막위의 실리콘막을 퇴적하여 상기 실리콘막을 열산화하는 것에 의해 형성된 막인 반도체 본체.
  49. 특허청구의 범위 제63항에 있어서, 상기 제2의 실리콘막은 열산화에 의해 형성된 실리콘막인 반도체 본체.
  50. 반도체 본체에 형성되며 반도체 소자를 분리하는 분리영역을 갖는 반도체 본체에 있어서, (a) 주표면을 가지고, 상기 분리영역의 위치에서 상기 주표면내에 형성되고 반도체 본체내에 홈표면을 마련하는 홈을 갖는 반도체 본체, (b) 상기 반도체 본체내의 홈표면 전체의 적어도 상기 홈내에 형성된 실리콘 질화막, (c) 적어도 상기 실리콘 질화막위의 상기 홈내에 형성되고 절연산화 물질이며 두께를 갖는 제1의 절연막, (d) 상기 홈을 충전하도록 상기 제1의 절연막위에 형성되며, 표면에 있는 홈을 충전하고 절연산화막을 형성하도록 열산화되는 적어도 반도전형의 물질, (e) 적어도 반도전형인 물질의 열산화막이고, 상기 적어도 반도전형인 물질로 표면을 덮고, 실리콘 질화막에 인접한 끝변을 갖는 것에 의해 제1의 절연막의 두께보다 두꺼운 제2의 절연막의 끝변이 두꺼운 제2의 절연막을 포함하는 반도체 본체.
  51. 특허청구의 범위 제65항에 있어서, 상기 제1의 절연막의 절연산화물질은 열산화에 의해 형성된 실리콘 산화막인 반도체 본체.
  52. 특허청구의 범위 제66항에 있어서, 적어도 반도전형의 상기 물질은 다결정 실리콘인 반도체 본체.
  53. 특허청구의 범위 제67항에 있어서, 제2의 절연막은 열산화에 의해 형성된 실리콘 산화막인 반도체 본체.
  54. 특허청구의 범위 제68항에 있어서, 실리콘 산화막의 상기 제2의 절연막은 적어도 반도전형인 상기 물질의 열산화에 의해 형성되는 반도체 본체.
  55. 특허청구의 범위 제69항에 있어서, 상기 제1의 절연막과 함께 상기 제2의 절연막은 적어도 반도전형의 물질로 둘러싸지는 반도체 본체.
  56. 상기 반도체 본체의 주표면을 에칭하여 형성되고 반도체 본체내에 홈표면을 갖는 홈을 이용하여 반도체 본체내에 형성된 소자를 분리하기 위한 분리영역을 마련하는 반도체 집적회로 장치에 있어서, 상기 분리영역은 (a) 반도체 본체의 홈표면위에 형성된 최초의 절연막, (b) 적어도 최초의 절연막위에 형성된 실리콘 질화막, (c) 상기 실리콘 질화막위의 적어도 상기 홈내에 형성된 절연 산화물질이며 두께를 갖는 제1의 절연막, (d) 상기 홈을 충전하도록 상기 제1의 절연막위에 형성되며, 표면에 있는 홈을 충전하고 절연 산화막을 형성하도록 열산화되는 적어도 반도전형의 물질, (e) 적어도 반도전형인 물질의 열산화막이고, 상기 적어도 반도전형인 물질로 표면을 덮고, 상기 제1의 실리콘 산화막과 함께 단일구조로 형성하고, 실리콘 질화막에 인접한 끝변을 갖는 것에 의해, 그 끝변의 두께가 제1의 절연막의 두께보다 두꺼운 제2의 절연막을 포함하는 반도체 집적회로 장치.
  57. 특허청구의 범위 제36항에 있어서, 또 상기 반도체 기판의 주표면에 형성된 여러개의 반도체 소자를 포함하며, 상기 여러개의 반도체 소자는 상기 분리 영역에 의해 서로 분리되는 반도체 본체.
  58. 특허청구의 범위 제36항에 있어서, 상기 홈은 제1의 홈과 반도체 기판의 주표면에서 상기 제1의 홈을 연장한 깊이보다 큰 반도체 기판의 주표면에서 연장한 제2의 홈을 포함하는 반도체 본체.
  59. 반도체 소자를 분리하기 위한 분리영역을 갖는 반도체 집적회로 장치에 있어서, (a) 주표면을 가지고, 상기 분리영역의 위치에서 상기 주표면내에 형성되고 반도체 본체에 형성된 반도체 소자와 함께 반도체 본체내에 홈표면을 마련하는 홈을 갖는 반도체 본체, (b) 상기 홈안의 상기 반도체 본체의 적어도 홈표면 전면에 형성된 실리콘 질화막, (c) 상기 실리콘 질화막위의 적어도 홈내에 형성된 절연산화물질이며 두께를 갖는 제1의 절연막, (d) 상기 홈을 충전하도록 상기 제1의 절연막위에 형성된 적어도 반도전형이고, 상측표면을 갖는 홈을 충전하고, 절연산화막을 형성하기 위해 열산화되는 적어도 반도전형인 물질, (e) 적어도 반도전형인 물질의 열산화막이고, 상기 적어도 반도전형인 물질로 표면을 덮고, 제1의 절연막의 두께보다 두꺼운 끝변을 갖는 제2의 절연막을 포함하는 반도체 집적회로 장치.
KR1019840006250A 1983-10-14 1984-10-10 반도체 집적회로 장치 및 그 제조방법 KR920006851B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP58190779A JPS6083346A (ja) 1983-10-14 1983-10-14 半導体集積回路装置
JP58-190779 1983-10-14

Publications (2)

Publication Number Publication Date
KR850003068A KR850003068A (ko) 1985-05-28
KR920006851B1 true KR920006851B1 (ko) 1992-08-20

Family

ID=16263588

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019840006250A KR920006851B1 (ko) 1983-10-14 1984-10-10 반도체 집적회로 장치 및 그 제조방법

Country Status (7)

Country Link
US (2) US4700464A (ko)
JP (1) JPS6083346A (ko)
KR (1) KR920006851B1 (ko)
DE (1) DE3437512C2 (ko)
FR (1) FR2553576B1 (ko)
GB (1) GB2148591B (ko)
IT (1) IT1176957B (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4666556A (en) * 1986-05-12 1987-05-19 International Business Machines Corporation Trench sidewall isolation by polysilicon oxidation
JPH07105436B2 (ja) * 1986-07-18 1995-11-13 株式会社東芝 半導体装置の製造方法
GB2200794A (en) * 1986-11-19 1988-08-10 Plessey Co Plc Semiconductor device manufacture
JPS63236343A (ja) * 1987-03-25 1988-10-03 Toshiba Corp 半導体装置及びその製造方法
US5189501A (en) * 1988-10-05 1993-02-23 Sharp Kabushiki Kaisha Isolator for electrically isolating semiconductor devices in an integrated circuit
US5059550A (en) * 1988-10-25 1991-10-22 Sharp Kabushiki Kaisha Method of forming an element isolating portion in a semiconductor device
US5148257A (en) * 1989-12-20 1992-09-15 Nec Corporation Semiconductor device having u-groove
US5250836A (en) * 1989-12-20 1993-10-05 Fujitsu Limited Semiconductor device having silicon-on-insulator structure
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
KR920020676A (ko) * 1991-04-09 1992-11-21 김광호 반도체 장치의 소자분리 방법
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5644157A (en) * 1992-12-25 1997-07-01 Nippondenso Co., Ltd. High withstand voltage type semiconductor device having an isolation region
JPH07254640A (ja) * 1993-12-30 1995-10-03 Texas Instr Inc <Ti> スタック・トレンチ・コンデンサ形成工程におけるトレンチ分離構造形成方法
KR0131723B1 (ko) * 1994-06-08 1998-04-14 김주용 반도체소자 및 그 제조방법
WO1996002070A2 (en) * 1994-07-12 1996-01-25 National Semiconductor Corporation Integrated circuit comprising a trench isolation structure and an oxygen barrier layer and method for forming the integrated circuit
JP3304621B2 (ja) * 1994-07-29 2002-07-22 三菱電機株式会社 半導体装置の製造方法
JP3180599B2 (ja) * 1995-01-24 2001-06-25 日本電気株式会社 半導体装置およびその製造方法
US6242792B1 (en) 1996-07-02 2001-06-05 Denso Corporation Semiconductor device having oblique portion as reflection
DE19808514A1 (de) * 1997-02-28 1998-09-10 Int Rectifier Corp Halbleiterbauteil sowie Verfahren zu seiner Herstellung
SE512813C2 (sv) * 1997-05-23 2000-05-15 Ericsson Telefon Ab L M Förfarande för framställning av en integrerad krets innefattande en dislokationsfri kollektorplugg förbunden med en begravd kollektor i en halvledarkomponent, som är omgiven av en dislokationsfri trench samt integrerad krets framställd enligt förfarandet
KR100492790B1 (ko) * 1997-06-28 2005-08-24 주식회사 하이닉스반도체 반도체소자의소자분리절연막형성방법
US6022788A (en) * 1997-12-23 2000-02-08 Stmicroelectronics, Inc. Method of forming an integrated circuit having spacer after shallow trench fill and integrated circuit formed thereby
KR100459332B1 (ko) * 1997-12-30 2005-04-06 주식회사 하이닉스반도체 반도체소자의금속배선형성방법
US6140208A (en) * 1999-02-05 2000-10-31 International Business Machines Corporation Shallow trench isolation (STI) with bilayer of oxide-nitride for VLSI applications
US6335247B1 (en) * 2000-06-19 2002-01-01 Infineon Technologies Ag Integrated circuit vertical trench device and method of forming thereof
EP1220312A1 (en) * 2000-12-29 2002-07-03 STMicroelectronics S.r.l. Integration process on a SOI substrate of a semiconductor device comprising at least a dielectrically isolated well

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US104102A (en) * 1870-06-14 Improvement in elevating apparatus
US3969168A (en) * 1974-02-28 1976-07-13 Motorola, Inc. Method for filling grooves and moats used on semiconductor devices
US4238278A (en) * 1979-06-14 1980-12-09 International Business Machines Corporation Polycrystalline silicon oxidation method for making shallow and deep isolation trenches
JPS5642367A (en) * 1979-09-14 1981-04-20 Toshiba Corp Manufacture of bipolar integrated circuit
US4353086A (en) * 1980-05-07 1982-10-05 Bell Telephone Laboratories, Incorporated Silicon integrated circuits
EP0048175B1 (en) * 1980-09-17 1986-04-23 Hitachi, Ltd. Semiconductor device and method of manufacturing the same
JPS57204133A (en) * 1981-06-10 1982-12-14 Hitachi Ltd Manufacture of semiconductor integrated circuit
JPS57204144A (en) * 1981-06-10 1982-12-14 Hitachi Ltd Insulating and isolating method for semiconductor integrated circuit
CA1188418A (en) * 1982-01-04 1985-06-04 Jay A. Shideler Oxide isolation process for standard ram/prom and lateral pnp cell ram
US4661832A (en) * 1982-06-30 1987-04-28 International Business Machines Corporation Total dielectric isolation for integrated circuits
JPS5961045A (ja) * 1982-09-29 1984-04-07 Fujitsu Ltd 半導体装置の製造方法
JPS5992546A (ja) * 1982-11-19 1984-05-28 Hitachi Ltd バイポ−ラ集積回路装置
US4538343A (en) * 1984-06-15 1985-09-03 Texas Instruments Incorporated Channel stop isolation technology utilizing two-step etching and selective oxidation with sidewall masking
US4528047A (en) * 1984-06-25 1985-07-09 International Business Machines Corporation Method for forming a void free isolation structure utilizing etch and refill techniques
US4663832A (en) * 1984-06-29 1987-05-12 International Business Machines Corporation Method for improving the planarity and passivation in a semiconductor isolation trench arrangement

Also Published As

Publication number Publication date
US4907063A (en) 1990-03-06
FR2553576B1 (fr) 1986-06-27
KR850003068A (ko) 1985-05-28
US4700464A (en) 1987-10-20
IT1176957B (it) 1987-08-26
IT8423138A0 (it) 1984-10-12
DE3437512A1 (de) 1985-04-25
FR2553576A1 (fr) 1985-04-19
JPS6083346A (ja) 1985-05-11
GB2148591A (en) 1985-05-30
GB8416885D0 (en) 1984-08-08
DE3437512C2 (de) 1996-01-25
GB2148591B (en) 1987-07-01

Similar Documents

Publication Publication Date Title
KR920006851B1 (ko) 반도체 집적회로 장치 및 그 제조방법
US6967139B2 (en) Method of manufacturing semiconductor device
US4819054A (en) Semiconductor IC with dual groove isolation
KR100227766B1 (ko) 반도체 장치 및 그 제조 방법
JP3157357B2 (ja) 半導体装置
EP0055521B1 (en) Method of filling a groove in a semiconductor substrate
JP2002368221A (ja) 縦型ｍｏｓｆｅｔを備えた半導体装置およびその製造方法
US4532696A (en) Method of manufacturing a semiconductor device for forming a deep field region in a semiconductor substrate
JPH0586673B2 (ko)
JP3965027B2 (ja) トレンチ底部に厚いポリシリコン絶縁層を有するトレンチゲート型ｍｉｓデバイスの製造方法
KR970000552B1 (ko) 기판의 표면 접촉부를 갖고 있는 딥 트렌치 분리 구조물 및 이의 제조 방법
JP3150064B2 (ja) 縦型電界効果トランジスタの製法
KR880000975B1 (ko) 반도체 장치의 기판구조 및 그 제조방법
GB2148593A (en) Process for manufacturing the isolating regions of a semiconductor integrated circuit device
JPS60241261A (ja) 半導体装置およびその製造方法
JPS60208843A (ja) 半導体装置の製造方法
JP3225368B2 (ja) 半導体装置
JPH05299498A (ja) 半導体装置
KR900003616B1 (ko) 반도체장치의 제조방법
JPH0536712A (ja) 半導体集積回路装置および製造方法
KR920010828B1 (ko) 반도체 집적회로장치의 제조방법
JP2701881B2 (ja) 半導体の分離領域
JPH0491481A (ja) Ｍｉｓ電界効果トランジスタ
JPS6237543B2 (ko)
KR20000026816A (ko) 트렌치형 게이트 전극을 갖는 전력소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19950811

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee