JPS62111461A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62111461A JPS62111461A JP60250761A JP25076185A JPS62111461A JP S62111461 A JPS62111461 A JP S62111461A JP 60250761 A JP60250761 A JP 60250761A JP 25076185 A JP25076185 A JP 25076185A JP S62111461 A JPS62111461 A JP S62111461A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
- H01L21/8226—Bipolar technology comprising merged transistor logic or integrated injection logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はリニア回路・ＩＩＬ（注入集積論理）回路共存
半導体装置の製造技術に関する。
半導体装置の製造技術に関する。
一つの半導体基体にバイポーラｎｐｎ ）ランジスタ等
の能動素子を含むＩＪ ニア部とならべて、横形ｐｎｐ
）ランジスタと逆方向縦形ｎｐｎトランジスタを一体化
して論理回路をつくるＩＩＬ部とを形成する＋７ ニア
・ＩＩＬ共存ＩＣは、ま丁ま丁集積化し、微細化する傾
向にある。
の能動素子を含むＩＪ ニア部とならべて、横形ｐｎｐ
）ランジスタと逆方向縦形ｎｐｎトランジスタを一体化
して論理回路をつくるＩＩＬ部とを形成する＋７ ニア
・ＩＩＬ共存ＩＣは、ま丁ま丁集積化し、微細化する傾
向にある。
リニア・ＩＩＬ共存ＩＣにおいては、基体の表面に深い
溝とその直下に形成した拡散接合や絶縁膜により囲まれ
た島領域をつくり、この島領域内にリニア部やＩＩＬ部
を他領域から電気的分離させた状態で設けている。
溝とその直下に形成した拡散接合や絶縁膜により囲まれ
た島領域をつくり、この島領域内にリニア部やＩＩＬ部
を他領域から電気的分離させた状態で設けている。
このうちＩＩＬ部では逆方向電流増幅率βｉを上げるた
めにＩＩＬ素子の形成されるエピタキシャル層を薄く形
成し、又は全面にリン打込みを行うなどの方法が本出願
人等により提案されている。
めにＩＩＬ素子の形成されるエピタキシャル層を薄く形
成し、又は全面にリン打込みを行うなどの方法が本出願
人等により提案されている。
又、基体内に埋め込まれた高濃度のｎ＋層からの電極取
出しのために前記分離溝とならべて深溝を掘る技術も提
案されている。（特開昭５８−７９７５２ ）上記技術
によれば、第１４図に示すように、まず基体表面にリニ
ア部の分離溝６ａ、６ｂとＩＩＬ周囲のカラーと称する
深溝６ｃ、６ｄとを同時に形成し、次いで第１５図に示
すようにＩＩＬ部の実効エピタキシャル層厚ｄｘをコン
トロールするためにエッチを行うプロセスが採用されて
いる。
出しのために前記分離溝とならべて深溝を掘る技術も提
案されている。（特開昭５８−７９７５２ ）上記技術
によれば、第１４図に示すように、まず基体表面にリニ
ア部の分離溝６ａ、６ｂとＩＩＬ周囲のカラーと称する
深溝６ｃ、６ｄとを同時に形成し、次いで第１５図に示
すようにＩＩＬ部の実効エピタキシャル層厚ｄｘをコン
トロールするためにエッチを行うプロセスが採用されて
いる。
ところで、ＩＩＬ部においては高速化のためカラー底部
を高濃度化する必要があるが、上記プロセスでは、最初
の溝あけ後、エッチマスクを利用してＩＩＬカラ一部へ
の不純物注入した場合、その後にエピタキシャル層をエ
ッチするため溝内に注入された不純物もエッチされてし
まう。しかし、従来技術のようにレジストマスクを用い
てイオン注入を行った場合、溝との合わせ余裕が必要で
、集積度低下を来たし、さらに溝底にレジストが残りや
丁く実用性が少ない。一方、ＩＩＬ部のエピタキシャル
層全面を高濃度化すると特性に悪影響があり、正孔の漏
れを防止するために最適な濃度は適用できない等の問題
があることがわかった。
を高濃度化する必要があるが、上記プロセスでは、最初
の溝あけ後、エッチマスクを利用してＩＩＬカラ一部へ
の不純物注入した場合、その後にエピタキシャル層をエ
ッチするため溝内に注入された不純物もエッチされてし
まう。しかし、従来技術のようにレジストマスクを用い
てイオン注入を行った場合、溝との合わせ余裕が必要で
、集積度低下を来たし、さらに溝底にレジストが残りや
丁く実用性が少ない。一方、ＩＩＬ部のエピタキシャル
層全面を高濃度化すると特性に悪影響があり、正孔の漏
れを防止するために最適な濃度は適用できない等の問題
があることがわかった。
本発明は上記した問題を克服するべくなされたものであ
り、発明の一つの目的は、ＩＩＬにおけるカラ一部の溝
形成と不純物注入を自己整合化することにあり、他の一
つの目的は高集積・高速のリニア／ＩＩＬ共存半導体装
置の実現にある。
り、発明の一つの目的は、ＩＩＬにおけるカラ一部の溝
形成と不純物注入を自己整合化することにあり、他の一
つの目的は高集積・高速のリニア／ＩＩＬ共存半導体装
置の実現にある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになろう。
本明細書の記述および添付図面からあきらかになろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、一つの半導体基体表面にリニア部とＩＩＬ部
とを共存させるプロセスにおいて、ＩＩＬｉのエピタキ
シャル層の厚さのコントロールのためのエッチを行った
後に、マスクエッチを行ってリニア部においては素子分
離のための溝を形成し、ＩＩＬ部においては周囲のカラ
ー溝を形成し、上記溝形成のためのマスクをそのまま利
用して自己整合的に溝底部に高濃度不純物イオン打ちこ
みを行うものであって、レジストマスク工程を少なくし
て集積度を損うことなく、高速のリニア／ＩＩＬ共存半
導体装置を実現でき、前記発明の目的を達成できる。
とを共存させるプロセスにおいて、ＩＩＬｉのエピタキ
シャル層の厚さのコントロールのためのエッチを行った
後に、マスクエッチを行ってリニア部においては素子分
離のための溝を形成し、ＩＩＬ部においては周囲のカラ
ー溝を形成し、上記溝形成のためのマスクをそのまま利
用して自己整合的に溝底部に高濃度不純物イオン打ちこ
みを行うものであって、レジストマスク工程を少なくし
て集積度を損うことなく、高速のリニア／ＩＩＬ共存半
導体装置を実現でき、前記発明の目的を達成できる。
〔実施例１〕
第１図乃至第３図は本発明の基本的な一実施例を示すも
のであって、ＩＩＬの製造プロセスのカラ一部の形成、
拡散工程における正面断面斜視図である。
のであって、ＩＩＬの製造プロセスのカラ一部の形成、
拡散工程における正面断面斜視図である。
（１１Ｓｉ基板１の上にエミッタとなるｎ＋埋込層２を
介して形成したエピタキシャルｎ一層３０表面にＨＬＤ
（高温低圧下で堆積）Ｓｉｎ、膜４を生成し、ホトリン
グラフィによりＨＬＤ膜をエツチングしてカラ一部５を
窓開する。（第１図）（２）窓開されたＨＬＤ膜４をマ
スクとしてシリコンｎ一層表面に対しＣＦ、ガス等によ
るドライエッチを行い、深さ０．８μｍ程度のカラー溝
６をあける。次いで上記ＨＬＤ膜４をマスクとしてカラ
ー溝底部にドナ不純物たとえばリン（ｐ＋ ）をイオン
打込みする。（第２図） （３） このあと１表面酸化による５ｉ０２膜７をマ
スクにして選択的不純物イオン注入、拡散によりインジ
ェクタ９層８．ベースｐ層９．コレクタｎ＋層１０を形
成する。この間の熱拡散によりカラ一部の溝６の下に注
入された不純物が引き伸ばされて、ｎ＋埋込層２に接続
するｎ＋型の高濃度領域１１が形成される。（第３図） 〔効 果〕 カラ一部エッチマスクをそのまま利用して高濃度拡散を
行うため、従来のようなＩＩＬ部全面にリン拡散を行う
場合に比して速度が向上し、レジストマスクを用いてカ
ラ一部だけにリン打込みを行う場合のようなマスク合わ
せ余裕が不要であることによりカラ一部の幅をせまくで
き、高集積・高速のＩＩＬを実現できる。
介して形成したエピタキシャルｎ一層３０表面にＨＬＤ
（高温低圧下で堆積）Ｓｉｎ、膜４を生成し、ホトリン
グラフィによりＨＬＤ膜をエツチングしてカラ一部５を
窓開する。（第１図）（２）窓開されたＨＬＤ膜４をマ
スクとしてシリコンｎ一層表面に対しＣＦ、ガス等によ
るドライエッチを行い、深さ０．８μｍ程度のカラー溝
６をあける。次いで上記ＨＬＤ膜４をマスクとしてカラ
ー溝底部にドナ不純物たとえばリン（ｐ＋ ）をイオン
打込みする。（第２図） （３） このあと１表面酸化による５ｉ０２膜７をマ
スクにして選択的不純物イオン注入、拡散によりインジ
ェクタ９層８．ベースｐ層９．コレクタｎ＋層１０を形
成する。この間の熱拡散によりカラ一部の溝６の下に注
入された不純物が引き伸ばされて、ｎ＋埋込層２に接続
するｎ＋型の高濃度領域１１が形成される。（第３図） 〔効 果〕 カラ一部エッチマスクをそのまま利用して高濃度拡散を
行うため、従来のようなＩＩＬ部全面にリン拡散を行う
場合に比して速度が向上し、レジストマスクを用いてカ
ラ一部だけにリン打込みを行う場合のようなマスク合わ
せ余裕が不要であることによりカラ一部の幅をせまくで
き、高集積・高速のＩＩＬを実現できる。
〔実施例２］
第４図乃至第１０図は本発明の具体的実施例を示すもの
であって、一つの半導体基板１にリニア部とＩＩＬ部と
を共存させ、リニア部のトランジスタの分離に浅溝とｐ
ｎ接合を用い、ＩＩＬ部のエピタキシャル層を他の部分
より薄くした構造を得ろプロセスを示す工程断面図であ
る。
であって、一つの半導体基板１にリニア部とＩＩＬ部と
を共存させ、リニア部のトランジスタの分離に浅溝とｐ
ｎ接合を用い、ＩＩＬ部のエピタキシャル層を他の部分
より薄くした構造を得ろプロセスを示す工程断面図であ
る。
（１） ｐ−型Ｓｉ基板１（結晶面（１００）、１〜
２Ωｍ）表面にＳｂ（アンチ七ン）の選択拡散により形
成したｎ＋埋込層２を埋めこんで、エピタキシャル法に
よりｎ−型Ｓｉ層３（１，０ΩｃＩＲ）を厚さ１．８５
μｍ程度に形成する。次いでこのｎ−３ｉ層３０表面に
ＨＬＤ膜又は５ｉｆｔ膜４を１５００Ａ程度にデポジッ
トする。（第４図）（２） ５ｉＯｚ膜、Ｓｉをホト
エッチしてＩＩＬ部に約０．４μｍ程度の段差１２をつ
（る。（第５図）（３）酸化又はＨＬＤによる５ｉ０２
膜１３を全面に形成し、ホトリソ・グラフィーにより一
部をエッチし、次いでＳｉエッチを行ってリニア部の分
離部、コレクタ取出し部及びＩＩＬ部のカラ一部に溝６
ａ、６ｂ・・・・・・を深さ０．８μｍ程度にあける。
２Ωｍ）表面にＳｂ（アンチ七ン）の選択拡散により形
成したｎ＋埋込層２を埋めこんで、エピタキシャル法に
よりｎ−型Ｓｉ層３（１，０ΩｃＩＲ）を厚さ１．８５
μｍ程度に形成する。次いでこのｎ−３ｉ層３０表面に
ＨＬＤ膜又は５ｉｆｔ膜４を１５００Ａ程度にデポジッ
トする。（第４図）（２） ５ｉＯｚ膜、Ｓｉをホト
エッチしてＩＩＬ部に約０．４μｍ程度の段差１２をつ
（る。（第５図）（３）酸化又はＨＬＤによる５ｉ０２
膜１３を全面に形成し、ホトリソ・グラフィーにより一
部をエッチし、次いでＳｉエッチを行ってリニア部の分
離部、コレクタ取出し部及びＩＩＬ部のカラ一部に溝６
ａ、６ｂ・・・・・・を深さ０．８μｍ程度にあける。
（第６図）
（４）分離部にＢ” （ボロン）を注入する。この際に
リニア部コレクタの一部、ＩＩＬ部全面をレジスト１４
で覆った状態で高濃度Ｂ”（４Ｘ：１０１３側−２）７
５ＫｅＶでイオン打込みを行う。（第７図）（５）
リニア部をレジスト１５で覆い、ＩＩＬ部のカラ一部に
高濃度Ｐ”（リン）イオン打込みを行う。
リニア部コレクタの一部、ＩＩＬ部全面をレジスト１４
で覆った状態で高濃度Ｂ”（４Ｘ：１０１３側−２）７
５ＫｅＶでイオン打込みを行う。（第７図）（５）
リニア部をレジスト１５で覆い、ＩＩＬ部のカラ一部に
高濃度Ｐ”（リン）イオン打込みを行う。
（第８図）
（６）熱酸化により全面にＳｉｎ、膜１４を形成すると
ともに、前工程（４）（５）で注入した不純物を拡散す
ることにより、リニア部で分離溝６ａの底部に９層１５
をｐ−基板１に接続するように形成する一方、ＩＩＬ部
ではカラー溝６ｃ、６ｄの底部にエミッタ取出しのため
ｎ＋層１６をｎ＋埋込層に接続するように形成する。（
第９図） （７） このあと１通常のリニア素子、ＩＩＬ素子製
造プロセスに従ってホトレジストを使用する選択的Ｂイ
オン打込み、Ａｓイオン打込み、引伸し拡散を行ってリ
ニア部にはｎｐｎトランジスタのペースｐ＋層１７．エ
ミッタｎ＋層１８．コレクタ取出しｎ＋層１９を形成し
、ＩＩＬ部にはインジェクタｐ層２０．ベースｐ層２１
．コレクタ（マルチコレクタ）ｎ＋層２２．エミッタ取
出しｎ＋層２３を形成する。最後にコンタクトホトエッ
チを行いＡ１蒸着、ホトレジストによるバターニングを
行って各領域にオーミックコンタクトするＡ２電極を形
成し、リニア／ＩＩＬ共存半導体装置を完成する。（第
１０図） 〔効 果〕 従来のプロセスではＩＪ ニア部分能＃ＩＩＬ部カラー
溝形成後にカラー溝内にリンイオン打込みを行っても、
その後にＩＩＬ部の実効エピタキシャル層コントロール
エッチを行うことにより、カラー溝内のリン注入部分が
削りとられてしまう。
ともに、前工程（４）（５）で注入した不純物を拡散す
ることにより、リニア部で分離溝６ａの底部に９層１５
をｐ−基板１に接続するように形成する一方、ＩＩＬ部
ではカラー溝６ｃ、６ｄの底部にエミッタ取出しのため
ｎ＋層１６をｎ＋埋込層に接続するように形成する。（
第９図） （７） このあと１通常のリニア素子、ＩＩＬ素子製
造プロセスに従ってホトレジストを使用する選択的Ｂイ
オン打込み、Ａｓイオン打込み、引伸し拡散を行ってリ
ニア部にはｎｐｎトランジスタのペースｐ＋層１７．エ
ミッタｎ＋層１８．コレクタ取出しｎ＋層１９を形成し
、ＩＩＬ部にはインジェクタｐ層２０．ベースｐ層２１
．コレクタ（マルチコレクタ）ｎ＋層２２．エミッタ取
出しｎ＋層２３を形成する。最後にコンタクトホトエッ
チを行いＡ１蒸着、ホトレジストによるバターニングを
行って各領域にオーミックコンタクトするＡ２電極を形
成し、リニア／ＩＩＬ共存半導体装置を完成する。（第
１０図） 〔効 果〕 従来のプロセスではＩＪ ニア部分能＃ＩＩＬ部カラー
溝形成後にカラー溝内にリンイオン打込みを行っても、
その後にＩＩＬ部の実効エピタキシャル層コントロール
エッチを行うことにより、カラー溝内のリン注入部分が
削りとられてしまう。
また、ＩＩＬ部エフェッチ後ン注入した場合は、溝形成
エッチのマスクは丁でに除されていて、セルファライン
化に利用できない。本発明によれば一溝形成直後にカラ
一部リン注入ができ、溝とセルファライン化が可能であ
る。その結果、ＩＩＬ部に全面にリン注入の場合より高
速化し、レジストマスクを使用してカラ一部だけにリン
注入する場合に比してカラ一部の幅をせまくでき、高集
積・高速リニア／ＩＩＬ共存半導体装置を実現できる。
エッチのマスクは丁でに除されていて、セルファライン
化に利用できない。本発明によれば一溝形成直後にカラ
一部リン注入ができ、溝とセルファライン化が可能であ
る。その結果、ＩＩＬ部に全面にリン注入の場合より高
速化し、レジストマスクを使用してカラ一部だけにリン
注入する場合に比してカラ一部の幅をせまくでき、高集
積・高速リニア／ＩＩＬ共存半導体装置を実現できる。
〔実施例３〕
第１１図乃至第１３図は本発明の変形例を示し、分離溝
とエピタキシャル層厚さコントロールエッチの深さを等
しくする場合に適用できるプロセスの一部工程断面図で
ある。
とエピタキシャル層厚さコントロールエッチの深さを等
しくする場合に適用できるプロセスの一部工程断面図で
ある。
（１）前記実施例１〜２の工程（１）、第１〜４図まで
は共通のプロセスとし、その後、ＨＬＤ膜４をマスクに
して、リニア部の分離溝６ａ、６ｂ及びＩＩＬの段部（
エピタキシャル層を薄（するための凹部）６ｅを同じホ
トエッチ工程により形成する。
は共通のプロセスとし、その後、ＨＬＤ膜４をマスクに
して、リニア部の分離溝６ａ、６ｂ及びＩＩＬの段部（
エピタキシャル層を薄（するための凹部）６ｅを同じホ
トエッチ工程により形成する。
（第１１図）
（２）リニア部の分離溝の一部（コレクタ部）及びＩＩ
Ｌ部の全部をレジストで覆い、Ｂ”（ボロンイオン）を
注入する。（第１２図） （３）酸化・ＨＬＤ膜２５を形成し、ホトレジストを使
用してＩＩＬの溝となる部分な窓開エッチしてカラー溝
部６ｃ、６ｂをあけ、その後Ｐ”（リンイオン）注入を
行なう。（第１２図） （４） これ以後は実施例２の工程（６）以下第９図
以下と同様の工程によりリニア／ＩＩＬ共存半導体装置
を完成する。
Ｌ部の全部をレジストで覆い、Ｂ”（ボロンイオン）を
注入する。（第１２図） （３）酸化・ＨＬＤ膜２５を形成し、ホトレジストを使
用してＩＩＬの溝となる部分な窓開エッチしてカラー溝
部６ｃ、６ｂをあけ、その後Ｐ”（リンイオン）注入を
行なう。（第１２図） （４） これ以後は実施例２の工程（６）以下第９図
以下と同様の工程によりリニア／ＩＩＬ共存半導体装置
を完成する。
実施例２で述べた効果と共に同プロセスに対してホトエ
ッチ工程を一工程節減できる。
ッチ工程を一工程節減できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能である。
本発明はＩＩＬを有する半導体装置プロセスの全てに適
用できる。
用できる。
本発明は特に分離溝な有するｎｐｎトランジスタリニア
回路エミッタ取出しカラー溝を有するＩＩＬ共存半導体
装置の製造プロセスに応用した場合に最も効果が得られ
る。
回路エミッタ取出しカラー溝を有するＩＩＬ共存半導体
装置の製造プロセスに応用した場合に最も効果が得られ
る。
第１図乃至第３図は本発明の一実施例を示し、ＩＩＬ製
造プロセスの一部工程正面断面斜視図である。 第４図乃至第１０図は本発明の他の一実施例を示し、リ
ニア／ＩＩＬ共存半導体装置の製造プロセスの工程断面
図である。 第１１図乃至第１３図は本発明の応用例を示し、リニア
／ＬＩＬ共存半導体装置の製造プロセスの一部工程断面
図である。 第１４図乃至第１５図は従来例を示すリニア／ＩＩＬ共
存半導体装置の製造プロセスの一部工程断面図である。 ｌ・・・８１基板、２・・埋込層、３・・・エピタキシ
ャル層、４・・・ＣＶ Ｄ −Ｓ ｉｏｚ膜、５・・・
カラ一部、６・・・カラー溝、７・・・Ｓｉｎ、膜。 第 ３ 図 第 ４ 図 （リニア部’） （ｒ工乙部
）、７／４第 ５ 図 Δ 第 ６ 図 竺７図 第 ８ 図 、・５ 第 ９ ° 図 第１０図 ど 第 １１ 図 チ・ （ｊｏ−ち狐）、／４ 、、υ （１二・
部） バＣ第１２図 第 １３ 図 第１４図 第１５図
造プロセスの一部工程正面断面斜視図である。 第４図乃至第１０図は本発明の他の一実施例を示し、リ
ニア／ＩＩＬ共存半導体装置の製造プロセスの工程断面
図である。 第１１図乃至第１３図は本発明の応用例を示し、リニア
／ＬＩＬ共存半導体装置の製造プロセスの一部工程断面
図である。 第１４図乃至第１５図は従来例を示すリニア／ＩＩＬ共
存半導体装置の製造プロセスの一部工程断面図である。 ｌ・・・８１基板、２・・埋込層、３・・・エピタキシ
ャル層、４・・・ＣＶ Ｄ −Ｓ ｉｏｚ膜、５・・・
カラ一部、６・・・カラー溝、７・・・Ｓｉｎ、膜。 第 ３ 図 第 ４ 図 （リニア部’） （ｒ工乙部
）、７／４第 ５ 図 Δ 第 ６ 図 竺７図 第 ８ 図 、・５ 第 ９ ° 図 第１０図 ど 第 １１ 図 チ・ （ｊｏ−ち狐）、／４ 、、υ （１二・
部） バＣ第１２図 第 １３ 図 第１４図 第１５図
Claims (1)
- 【特許請求の範囲】 １、一つの半導体基体の一主表面を絶縁的に分離し、分
離された半導体島領域にリニア素子及びＩＩＬ（注入集
積論理）素子をそれぞれに形成する半導体装置の製造方
法であって、ＩＩＬ素子部の基体表面層の厚さをコント
ロールエッチ後に、一つのマスクを用いて上記分離のた
めの溝エッチ及び、リニア素子のコレクタ乃至ＩＩＬ素
子のエミッタ取出しのための溝エッチを行った後、上記
マスクを用いて溝底部に高濃度不純物導入を行うことを
特徴とする半導体装置の製造方法。 ２、上記溝底部への高濃度不純物導入は基体内に埋込ま
れた高濃度層からの電極取出しのためにリンのイオン打
込みを行うものである特許請求の範囲第１項に記載の半
導体装置の製造方法。 ３、上記溝底部への高濃度不純物導入は素子分離のため
にボロンイオン打込みを行うものである特許請求の範囲
第１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250761A JPS62111461A (ja) | 1985-11-11 | 1985-11-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60250761A JPS62111461A (ja) | 1985-11-11 | 1985-11-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62111461A true JPS62111461A (ja) | 1987-05-22 |
Family
ID=17212646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60250761A Pending JPS62111461A (ja) | 1985-11-11 | 1985-11-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62111461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5323054A (en) * | 1991-07-01 | 1994-06-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including integrated injection logic and vertical NPN and PNP transistors |
-
1985
- 1985-11-11 JP JP60250761A patent/JPS62111461A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5323054A (en) * | 1991-07-01 | 1994-06-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including integrated injection logic and vertical NPN and PNP transistors |
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