JPH03149872A - 半導体製造方法 - Google Patents
半導体製造方法Info
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- JPH03149872A JPH03149872A JP1289394A JP28939489A JPH03149872A JP H03149872 A JPH03149872 A JP H03149872A JP 1289394 A JP1289394 A JP 1289394A JP 28939489 A JP28939489 A JP 28939489A JP H03149872 A JPH03149872 A JP H03149872A
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- transistor
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- oxide film
- epitaxial layer
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法に関し自動車、航空機等
の産業用のＩＣの製造に利用されるものである。
の産業用のＩＣの製造に利用されるものである。
（従来の技術）
半導体集積回路（ＩＣ）においては高速動作させるため
高密化二高集積化されており、その製法としてパイポー
ラントランジスタからなるＩＣのエミッタ領域を形成す
るまでの従来の製造工程としては、特開昭５８−２１８
３７号の公報がある。
高密化二高集積化されており、その製法としてパイポー
ラントランジスタからなるＩＣのエミッタ領域を形成す
るまでの従来の製造工程としては、特開昭５８−２１８
３７号の公報がある。
このものの製造工程順断面図を第７図〜第１１図に示す
。
。
第７図に示すようにＰ型シリコン基板１の表面にリンの
高濃度のｎ型埋込層４を形成し、その上面に高抵抗のｎ
型エピタキシャル層２上に所定パターンの酸化シリコン
膜３上に窒化シリコン膜を形成する。
高濃度のｎ型埋込層４を形成し、その上面に高抵抗のｎ
型エピタキシャル層２上に所定パターンの酸化シリコン
膜３上に窒化シリコン膜を形成する。
次に第８図に示すようにｎｐｎトランジスタのベース９
、ｐｎｐトランジスタのエミッタ６、コレクタフをボロ
ンのイオン注入及び熱処理により形成し、 次に第９図に示すようにｎｐｎ トランジスタのエミッ
タ１０、コレクタ１１．ｐｎｐトランジスタのベース８
をリンの固体又は液体の拡散層により形成する。
、ｐｎｐトランジスタのエミッタ６、コレクタフをボロ
ンのイオン注入及び熱処理により形成し、 次に第９図に示すようにｎｐｎ トランジスタのエミッ
タ１０、コレクタ１１．ｐｎｐトランジスタのベース８
をリンの固体又は液体の拡散層により形成する。
次に第１０図に示すように酸化膜３を１２に示すように
孔明し、第１１図に示すようにアルミ薄膜により電極１
３を形成する製造方法である。
孔明し、第１１図に示すようにアルミ薄膜により電極１
３を形成する製造方法である。
（発明が解決しようとする課題）
然し前記ＩＣの製造方法は各構成素子がｐｎ接合で分散
されているために、高温に於いてリーク電流が増加し、
誤動作又は特性が出ない場合があり、また縦形トランジ
スタとしてサブストレー）ｐｎｐ トランジスタが形成
されるため、リンの埋込層４の工程を特別に必要とする
ものである。
されているために、高温に於いてリーク電流が増加し、
誤動作又は特性が出ない場合があり、また縦形トランジ
スタとしてサブストレー）ｐｎｐ トランジスタが形成
されるため、リンの埋込層４の工程を特別に必要とする
ものである。
又エピタキシャル層形成時のオートドープがおこり、高
速バイポーラトランジスタとして必要な薄いエピタキシ
ャル層を形成できないという問題点がある。
速バイポーラトランジスタとして必要な薄いエピタキシ
ャル層を形成できないという問題点がある。
本発明は半導体装置に於いて、高温にてリーク電流を無
くし、かつエピタキシャル層の内部にリンの高濃度であ
る埋込み層を必要としない半導体装置の製造方法を技術
的課題とするものである。
くし、かつエピタキシャル層の内部にリンの高濃度であ
る埋込み層を必要としない半導体装置の製造方法を技術
的課題とするものである。
（課題を解決するための手段）
課題を解決するために講じた技術的手段は次のようであ
る。すなわち、 （１）シリコン基板表面を酸化し、その上シリコンエピ
タキシャル層を形成したＳＯＩ基板の表面を酸化後、ｎ
ｐｎｌ−ランジスタの島部予定領域をフォトエッチング
により前記シリコンエピタキシャル層を露出後、Ｐウェ
ルを形成する工程と、 （２）再びｎｐｎ トランジスタのベース形成領域、更
にｐｎｐトランジスタのコレクタ及びエミッタ島部予定
領域をフォトエッチング後、不純物をイオン注入する工
程と、 （３）再びｎｐｎトランジスタのエミッタ及びコレクタ
島部予定領域、更にｐｎｐトランジスタのベース島部予
定領域をフォトエッチング後、不純物をイオン注入する
工程と、（４）再び、素子分ＨＮ域の酸化シリコン及び
シリコンをドライエッチし、更にトレンチ酸化膜を形成
後ポリシリコンを埋め込み、素子間分層を確定し、コン
タクト及び電極を形成しｎｐｎ、及びｐｎｐのラテラル
トトランジスタを同時形成する半導体装置の製造方法で
ある。
る。すなわち、 （１）シリコン基板表面を酸化し、その上シリコンエピ
タキシャル層を形成したＳＯＩ基板の表面を酸化後、ｎ
ｐｎｌ−ランジスタの島部予定領域をフォトエッチング
により前記シリコンエピタキシャル層を露出後、Ｐウェ
ルを形成する工程と、 （２）再びｎｐｎ トランジスタのベース形成領域、更
にｐｎｐトランジスタのコレクタ及びエミッタ島部予定
領域をフォトエッチング後、不純物をイオン注入する工
程と、 （３）再びｎｐｎトランジスタのエミッタ及びコレクタ
島部予定領域、更にｐｎｐトランジスタのベース島部予
定領域をフォトエッチング後、不純物をイオン注入する
工程と、（４）再び、素子分ＨＮ域の酸化シリコン及び
シリコンをドライエッチし、更にトレンチ酸化膜を形成
後ポリシリコンを埋め込み、素子間分層を確定し、コン
タクト及び電極を形成しｎｐｎ、及びｐｎｐのラテラル
トトランジスタを同時形成する半導体装置の製造方法で
ある。
（作用）
前記製造方法にて製造された半導体装置は、各トランジ
スタの欠点である下部へリークによる電流増幅率防止用
の埋込層を必要としない、又各トランジスタ間が確実に
絶縁されているために高温時もリークが無く、回路のシ
ョート等の異常の発生がなく正常に作動ずものである。
スタの欠点である下部へリークによる電流増幅率防止用
の埋込層を必要としない、又各トランジスタ間が確実に
絶縁されているために高温時もリークが無く、回路のシ
ョート等の異常の発生がなく正常に作動ずものである。
（実施例）
以下実施例について説明する。
第１図〜第６図は本発明に係る製造工程順断面図である
。
。
先ず第１図に示すようにＰ型シリコン基板１４の表面の
シリコン酸化膜１５上にポリシリコンを積層し、その部
分を溶融することにより、ｎ型単結晶１６を２ａｍ形成
する。
シリコン酸化膜１５上にポリシリコンを積層し、その部
分を溶融することにより、ｎ型単結晶１６を２ａｍ形成
する。
次にｎｐｎトランジスタ形成部に於いてボロンじＢ＋−
）をトーズ量３．ＯＸＩＯ”ｃｍ−冨、加速電圧１２０
ｋｅＶでイオン注入し、１１５０℃で７．５時間熱処理
（ドライブイン）し、Ｐ−ｗｅｌｌｌｉ１８を形成する
。
）をトーズ量３．ＯＸＩＯ”ｃｍ−冨、加速電圧１２０
ｋｅＶでイオン注入し、１１５０℃で７．５時間熱処理
（ドライブイン）し、Ｐ−ｗｅｌｌｌｉ１８を形成する
。
次に第２図に示すよう−にｎｐｎ）ランジス夕のベース
１９、ｐｎｐトランジスタのエミッタ２３、コレクタ２
２を形成するためにボロンじＢ”）をトーズ量１１ＸＩ
Ｏ１Ｓｃｍ−”、加速電圧４０ｋｅＶＤ イオン注入
し、１１５０℃で２０分熱処理し、拡散深さ１、 フ
ｔｔｍとする。
１９、ｐｎｐトランジスタのエミッタ２３、コレクタ２
２を形成するためにボロンじＢ”）をトーズ量１１ＸＩ
Ｏ１Ｓｃｍ−”、加速電圧４０ｋｅＶＤ イオン注入
し、１１５０℃で２０分熱処理し、拡散深さ１、 フ
ｔｔｍとする。
次に第４図に示すように酸化膜をマスクして分離部のシ
リコンをＣＦガスにより、プラズマエッチング行い、ト
レンチを形成し、２５に示す様に酸化後、ＳｉＨ，系ガ
スにより、ポリシリコン２６を堆積させトレンチを埋め
る。
リコンをＣＦガスにより、プラズマエッチング行い、ト
レンチを形成し、２５に示す様に酸化後、ＳｉＨ，系ガ
スにより、ポリシリコン２６を堆積させトレンチを埋め
る。
次に第５図に示すように酸化膜１７を２７に示すように
孔明し、第６図に示すようにアルミ薄膜により電極２８
を形成するものである。
孔明し、第６図に示すようにアルミ薄膜により電極２８
を形成するものである。
上記製法によって埋没層４の不要な半導体装置を形成す
るものである。
るものである。
（発明の効果）
本発明は次の効果を有する。すなわち、高温環境におい
て、リーク電流がな（このために特性不良をおこすこと
がなく、更に埋込み層が不要な構造のためオートドープ
に無関係に薄いエピタキシャル層のＳｏｌ （Ｓｅｍｉ
Ｃｏｎｄｕｃｔｏｒ ｏｎ ｒｍｓｕｌａｔｅ
ｒ）基板にできるものである。
て、リーク電流がな（このために特性不良をおこすこと
がなく、更に埋込み層が不要な構造のためオートドープ
に無関係に薄いエピタキシャル層のＳｏｌ （Ｓｅｍｉ
Ｃｏｎｄｕｃｔｏｒ ｏｎ ｒｍｓｕｌａｔｅ
ｒ）基板にできるものである。
図面の簡単な説明
第１図ないし第６図は本発明にかかる製造工程順の断面
図、第７図ないし第１１図は従来の製造工程順断面図で
ある。
図、第７図ないし第１１図は従来の製造工程順断面図で
ある。
１４・・−Ｐ型シリコン基板、１５．１７・・・シリコ
ン酸化膜、１６・・・ｎ型単結晶、１８・・・Ｐウェル
層、１９・・・ｎｐｎトランジスタベース、２０・・・
ｎｐｎ ｌ−ランジスタコレクタ、２１・・・ｎｐｎト
ランジスタエミツタ、２２・・・ｐｎｐトランジスタコ
レクタ、２３・・・ｐｎｐトランジスタエミッタ、２４
・・・ｐｎｐトランジスタベース、２５・・・トレンチ
酸化膜、２６・・・ポリシリコン、２７・・・コンタク
ト孔明、２８−・・電極。
ン酸化膜、１６・・・ｎ型単結晶、１８・・・Ｐウェル
層、１９・・・ｎｐｎトランジスタベース、２０・・・
ｎｐｎ ｌ−ランジスタコレクタ、２１・・・ｎｐｎト
ランジスタエミツタ、２２・・・ｐｎｐトランジスタコ
レクタ、２３・・・ｐｎｐトランジスタエミッタ、２４
・・・ｐｎｐトランジスタベース、２５・・・トレンチ
酸化膜、２６・・・ポリシリコン、２７・・・コンタク
ト孔明、２８−・・電極。
Claims (1)
- 【特許請求の範囲】 シリコン基板、表面を酸化し、その上にシリコンエピ
タキシャル層を成形したＳＯＩ基板の表面を酸化後、ｎ
ｐｎトランジスタの島部予定領域をフォトエッチングに
より、シリコンエピタキシャル層を露出後Ｐウェルを形
成する工程と、 再びｎｐｎトランジスタのベース形成予定 領域、更にｐｎｐトランジスタのコレクタ及びエミッタ
形成予定領域をフォトエッチング後、不純物をイオン注
入する工程と、 再びｎｐｎトランジスタのエミッタ及びコ レクタ形成予定領域、更にｐｎｐトランジスタのベース
形成予定領域をフォトエッチング後、不純物をイオン注
入する工程と 再び素子分離領域の酸化シリコン及びシリ コンをドライエッチし、更にトレンチ酸化膜を形成後ポ
リシリコンを埋め込み、素子間分離を確実し、コンタク
ト及び電極を形成し、ｎｐｎ及びｐｎｐのラテラルトト
ランジスタを同時形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289394A JPH03149872A (ja) | 1989-11-07 | 1989-11-07 | 半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289394A JPH03149872A (ja) | 1989-11-07 | 1989-11-07 | 半導体製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03149872A true JPH03149872A (ja) | 1991-06-26 |
Family
ID=17742656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1289394A Pending JPH03149872A (ja) | 1989-11-07 | 1989-11-07 | 半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03149872A (ja) |
-
1989
- 1989-11-07 JP JP1289394A patent/JPH03149872A/ja active Pending
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