KR19990036654A - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명의 반도체장치 제조방법은 고저항률을 갖는 제 1 도전형의 실리콘 웨이퍼의 표면 중 일 표면상에 제 1 리세스 또는 실리콘 웨이퍼의 양표면상에 대향하는 제 1 및 제 2 리세스를 형성하는 단계, 및 리세스를 포함하는 표면영역 내부로 불순물을 확산하여 저저항률층을 형성하는 단계를 구비한다. 제 1 및 제 2 리세스는 실리콘 웨이퍼의 주변부를 제외한 실리콘 웨이퍼의 실질적인 전체표면영역상에 형성된다.
Description
본 발명은 빠른 응답속도를 요하는 예를 들어, 사이리스터(thyristor)와 파워트랜지스터 등의 반도체장치를 제조하는 방법에 관한 것으로, 보다 상세하게는 서지(surge) 보호용 사이리스터와 같은 종방향 도전성 반도체장치를 제조하는 방법에 관한 것이다.
기술의 진보와 함께 반도체장치용 실리콘 웨이퍼의 직경이 커짐에 따라, 기계적인 강도를 높혀 웨이퍼 처리를 용이하게 하고 또한 반도체 제조공정시에 취급을 용이하게 하기 위하여 웨이퍼의 두께가 두꺼워지고 있다. 한편, 반도체기판인 실리콘 웨이퍼의 표면 중의 일표면상의 전극과 다른 표면상의 전극 사이에 전류가 흐르는 수직형 서지보호 소자에서는, 출발재료로서 n 형 또는 p 형 실리콘 웨이퍼로 이루어지는 고저항률층의 두께가 서지보호소자의 성능에 큰 영향을 준다. 즉, 도 4 에 도시한 바와 같이, n1p1n2p2n3구조를 갖는 서지 보호용 반도체장치에서는, 웨이퍼 자체인 n2층의 두께에 의해 반도체장치의 응답속도 및 서지 전류능력이 결정되고, 층두께가 얇아짐에 따라, 보다 우수한 성능을 얻을 수 있다.
이 때문에, 실리콘 웨이퍼의 양표면을 부분적으로 에칭함으로써 리세스를 형성하여 서지 보호성능에 실질적으로 영향을 주는 n2 층의 두께를 얇게 하는 양방향형 반도체장치를 제조하는 방법이 개시되어 있다(일본 특개평 6-244408). 이 방법에 따르면, 웨이퍼의 기계적인 강도의 저하를 방지할 수 있고, 고저항률을 갖는 n2 층의 두께가, 두꺼운 실리콘 웨이퍼를 사용하여 제조되는 경우, 얇아질 수 있고, 이런 식으로, 서지 전류능력을 향상시킬 수 있다.
일본 특개평 6-244408 호에 개시되어 있는 방법에 따르면, 그러나, 도 5 및 6 에 도시한 바와 같이, 많은 리세스, 즉 실리콘 웨이퍼(5)의 정면상의 리세스(1) 및 후면상의 리세스(2)가 반도체장치가 제조되는 부분에 소정의 간격으로 형성된다. 따라서, 두꺼운 웨이퍼가 사용되어 n2층의 두께가 얇아짐에 따라, 소자형성부인 리세스(1 과 2)의 깊이 d1과 d2가 깊어지고, 예를 들어 포토리소그래피에 의해 n1층과 n3층을 정밀하게 형성하기 어렵게 된다. 또한, 소자형성부 사이의 간격 t1과 t2를 작게 하는 것도 어렵게 된다. 리세스를 형성하지 않은 종래의 웨이퍼와 비교하면, 간격 t1과 t2를 작게 할 수 없기 때문에, 단일 웨이퍼로부터 제조될 수 있는 반도체장치의 수가 줄어든다.
특히, n1층과 n3층을 정밀하게 형성할 수 없는 경우, 서지 전류능력은 향상될 수 있어도, 예를 들어 유지전류와 같은 서지 보호소자의 다른 중요한 특성은 악영향을 받는다. 또한, 단일 실리콘 웨이퍼로부터 제조되는 복수의 반도체장치간에 동일한 특성을 얻기 어렵다는 문제가 있다.
본 발명의 목적은 두꺼운 실리콘 웨이퍼를 사용하여 제조되는 경우 고저항률층의 두께를 얇게 할 수 있고 서지 보호소자의 경우에 응답속도 및 서지 전류능력을 향상시킬 수 있는 반도체장치를 제조하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은, 리세스의 깊이가 깊은 경우에도 저저항률층에 노출되고 저저항률층에 의해 둘러싸이는 불순물 확산층을 용이하고 정밀하게 제조할 수 있고, 단일 웨이퍼로부터 제조되는 장치의 수를 증가시킬 수 있는 반도체장치를 제조하는 방법을 제공하는 것이다.
도 1 내지 4 에 도시한 바와 같이, 본 발명에 따른 반도체장치를 제조하는 방법은, 고저항률을 갖는 제 1 도전형의 실리콘 웨이퍼(10)의 정면 및 후면상에 각각 서로 대향하는 제 1 및 제 2 리세스(11 과 12)를 형성하는 단계, 및 제 1 및 제 2 리세스(11 과 12)를 포함하는 표면영역으로부터 불순물을 확산시켜 제 2 도전형의 저저항률층(13)을 형성하는 단계를 구비하며, 제 1 및 제 2 리세스(11 과 12)는 실리콘 웨이퍼의 주변부(10a)를 제외한 실리콘 웨이퍼(10)의 실질적인 전체표면영역상에 형성된다. 도시하지 않았지만, 제 1 리세스(11)만이 실리콘 웨이퍼(10)의 표면 중의 일 표면상에 형성될 수도 있다.
리세스(11 과 12)(또는 리세스(11)만)가 주변부(10a)를 제외하고 형성되기 때문에, 웨이퍼의 강도를 유지하면서 깊이 d1 과 d2 (또는 d1)가 깊어질 수 있고, 따라서, n2 층의 두께가 얇아질 수 있다. 또한, 리세스(11 과 12)(또는 리세스(11))가 웨이퍼의 중심부에서 넓은 영역상에 형성되기 때문에, 다수의 반도체장치가 제조되는 경우에도, p1 층과 p2 층(저저항률층(13))에 노출되고 또한 p1 층과 p2 층으로 둘러싸이는 n1 층과 n3 층이 용이하고 정밀하게 형성될 수 있다. 또한, 리세스(11 과 12)가 웨이퍼의 정면 및 후면상에 각각 형성되고, 각 리세스는 1 개이고 광대하므로 소자비형성부(15)는 실질적으로 작은 폭을 가지며, 따라서 일본 특개평 6-244408 호에 개시된 방법과 비교해, 단일 웨이퍼로부터 보다 많은 장치를 제조할 수 있다.
또한, 본 발명에 따른 반도체장치를 제조하는 방법에 있어서, 제 1 리세스(11)의 깊이 d1 은 제 2 리세스(12)의 깊이 d2 와 동일하다. 제 1 리세스(11)의 깊이 d1 와 제 2 리세스(12)의 깊이 d2 를 일치시킴으로써, 제조방법이 보다 용이하게 되고 n1 층과 n3 층이 보다 정밀하게 형성된다.
또한, 본 발명에 따른 반도체장치를 제조하는 방법에 있어서, 고저항률을 갖는 제 1 도전형의 실리콘 웨이퍼(10)는 500 ㎛ 이상의 두께를 갖는다.
도 1 은 본 발명에 따른 반도체장치를 제조하기 위한 리세스가 형성된 실리콘 웨이퍼를 나타내는 도 3 의 I-I 라인을 따른 단면도;
도 2 는 저저항률층이 형성된 후 도 1 의 일부분 II 의 확대도;
도 3 은 리세스가 형성된 실리콘 웨이퍼의 평면도;
도 4 는 본 발명에 따른 반도체장치의 개략도;
도 5 는 종래의 반도체장치를 제조하기 위한 리세스가 형성된 실리콘 웨이퍼의 주요부분의 단면도; 및
도 6 은 리세스가 형성된 실리콘 웨이퍼의 평면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 실리콘 웨이퍼 10a : 웨이퍼 주변부
11 : 제 1 리세스 12 : 제 2 리세스
13 : 저저항률층 14 : 소자형성부
15 : 소자비형성부 16, 17 : 전극
본 발명에 따라 제조되는 반도체장치는 빠른 응답속도를 요하는 예를 들어, 사이리스터와 파워트랜지스터와 같은 종방향 도전형 반도체장치이다. 본 발명에 사용되는 고저항률을 갖는 실리콘 웨이퍼는 비교적 두껍고 500 ㎛ 이상의 두께를 갖는 것이 바람직하다. 이것은, 만일 웨이퍼의 두께가 500 ㎛ 미만이면, 도 1 에 도시된 리세스(11 과 12)가 웨이퍼 주변부(10a)를 제외한 웨이퍼의 전체영역에 형성되는 경우 웨이퍼 주변부(10a)에서만 강도를 유지할 수 없기 때문이다.
리세스(11 과 12)는 실리콘 웨이퍼의 중심부를 에칭하여 형성된다. 이 에칭에는 트렌치 가공에 사용하는 반응성 이온에칭, 마이크로머시닝에 사용되는 KOH 에 의한 이방성에칭 및 불화수소산과 질산의 혼합물에 의한 등방성에칭이 있다.
도 1 에 도시한 바와 같이, 실리콘 웨이퍼(10)의 리세스(11 과 12)가 소정의 패턴(도시되지 않음)을 갖는 마스크로 전체적으로 피복된다. 이런 식으로, 소자형성부(14)와 소자비형성부(15)의 경계가 정해진다. 도 5 에 도시한 바와 같이, 높이 차이가 없기 때문에(깊이 d1 과 d2), 소자비형성부(15)는 다이싱(dicing)공정에서 손상받지 않고(아래에 설명함) 소자비형성부(15)는 비교적 좁은 폭을 가질 수 있다. 도 2 에 도시한 바와 같이, 저저항률층(13)인 p1 층과 p2 층이, 불순물을 마스크를 통하여 웨이퍼의 정면과 후면 내부로 확산시킴으로써 소자형성부(14)에 형성된다. 다음에, p1 층과 p2 층에 노출되고 또한 p1 층과 p2 층에 의해 둘러싸인 n1 층과 n3 층이 불순물 확산에 의해 형성된다. 도 5 에 도시한 바와 같이, 높이 차이가 없기 때문에(깊이 d1 과 d2), n1 층과 n3 층이 용이하고 정밀하게 제조될 수 있다. 도 4 에 도시한 바와 같이, 전극(16)이 정면상에 형성되어 n1 층과 p1 층을 피복하고, 전극(17)이 후면상에 형성되어 n3 층과 p2 층을 피복한다. 소자형성부마다 실리콘 웨이퍼를 다이싱함으로써, 반도체장치(20)가 얻어진다.
다음에, 본 발명의 일실시예를 설명한다.
본 실시예에서, 반도체장치는 양방향으로 대칭 특성을 갖는 서지 보호용 종방향 도전형 사이리스터이다. 양방향 사이리스터를 제조하기 위하여, 두께 630 ㎛, 직경 5 인치(125 mm)를 갖는 n 형 실리콘 웨이퍼가 사용된다. 도 3 에 도시한 바와 같이, 제 1 리세스(11)와 제 2 리세스(12)(도 1 참조)가 거의 원형으로 표면이 평탄하도록 실리콘 웨이퍼(10)의 주변부(최소폭 w = 10 mm)를 제외하고 웨이퍼의 양표면으로부터 등방성에칭을 수행하여 형성된다. 도 1 에 도시한 바와 같이, 리세스(11 과 12)가 동일한 크기로 서로 대향하는 위치에 각각 깊이 d1 = d2 = 190 ㎛ 로 형성된다. 상술된 바와 같이 동일한 깊이를 갖는 동일 평면 형상으로 리세스(11 과 12)를 서로 대향하게 형성함으로써 웨이퍼가 휘어지지 않는다.
리세스(11 과 12)가 형성된 후, 그들은 소정패턴(도시되지 않음)을 갖는 마스크로 완전히 피복된다. 마스크의 개구는 도 1 에 도시한 바와 같이 소자형성부(14)로 되고, 나머지는 소자비형성부(15)로 된다. 소자비형성부(15)의 폭은 도 6 에 도시된 종래의 간격 t1 과 t2 와 비교해 60 % 만큼 좁아질 수 있다. 다음에, 마스크를 통하여 불순물이 웨이퍼(10)의 양쪽 표면 내부로 확산되어 도 2 에 도시한 바와 같이 저저항률층(13)(p1 층과 p2 층)이 형성된다. p1 층과 p2 층이 30 ㎛ 의 깊이로 형성되기 때문에, 중심에 남는 n2 층은 190 ㎛ 의 두께를 갖는다. 그 다음에, p1 층과 p2 층에 노출되고 또한 p1 층과 p2 층으로 둘러싸인 n1 층과 n3 층이 형성되고, 양쪽 전극(16 과 17)(도 4 참조)이 설치된다. 이런 식으로, 반도체장치(20)가 얻어진다. 그 결과, 서지 전류능력이 리세스없는 구조물보다 거의 3 배까지 향상되고, 도 6 에 도시된 방법으로 소자형성부가 형성되는 경우와 비교해, 제조되는 반도체장치의 수도 33 % 증가하고 응답속도도 약 10 배 향상된다.
상술된 바와 같이, 본 발명에 따르면, 웨이퍼의 주변부를 제외하고, 실리콘 웨이퍼의 양쪽 표면의 넓은 영역상에 제 1 및 제 2 리세스를 형성함으로써, 두꺼운 실리콘 웨이퍼가 사용되는 경우 반도체장치의 고저항률층의 두께가 얇아질 수 있어서, 이 장치가 서지보호소자라면 서지 전류능력을 향상시킬 수 있다. 또한, 제 1 및 제 2 리세스의 깊이가 깊은 경우, 저저항률층내에 노출되고 또한 저저항률층으로 둘러싸인 불순물 확산층이 용이하고 정밀하게 제조될 수 있고, 또한, 단일 웨이퍼로부터 제조되는 장치의 수도 증가될 수 있다.
Claims (3)
- 고저항률을 갖는 제 1 도전형의 실리콘 웨이퍼의 표면 중의 일표면상에 제 1 리세스, 또는 상기 실리콘 웨이퍼의 양쪽 표면상에 대향하는 제 1 및 제 2 리세스를 형성하는 단계; 및상기 제 1 및 제 2 리세스를 포함하는 상기 표면영역 내부로 불순물을 확산시킴으로써 제 2 도전형의 저저항률층을 형성하는 단계를 구비하며,상기 제 1 및 제 2 리세스가 상기 실리콘 웨이퍼의 주변부를 제외하고 상기 실리콘 웨이퍼의 실질적인 전체표면영역상에 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 리세스가 동일한 깊이를 갖는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 고저항률을 갖는 제 1 도전형의 상기 실리콘 웨이퍼가 500 ㎛ 이상의 두께를 갖는 것을 특징으로 하는 반도체장치의 제조방법.
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