KR100257525B1 - 트랜지스터 형성방법 - Google Patents
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Abstract
본 발명에 의한 트랜지스터 형성방법은, 베이스 영역 형성부의 제 1 도전형 기판 표면이 노출되도록 상기 기판 상의 소정 부분에 제 1 절연막을 형성하는 공정과, 상기 제 1 절연막을 마스크로 이용하여 상기 기판의 표면 노출부 상으로 불순물을 이온주입한 뒤, 확산하여 상기 기판 내에 제 2 도전형의 불순물 주입 영역을 형성하는 공정과, 상기 제 2 도전형의 불순물 주입 영역 내에 제 1 도전형의 불순물 주입 영역을 형성하는 공정과, 상기 기판 상의 표면 노출부에 제 2 절연막을 형성하고, 상기 제 1 절연막 상부와 상기 제 2 절연막 상의 소정 부분에 감광막 패턴을 형성하는 공정과, 상기 감광막 패턴을 마스크로 이용하여 상기 제 2 절연막과 상기 기판의 소정 두께를 순차적으로 식각하여, 제 1 도전형 불순물 영역으로 이루어진 메사 형상의 에미터 영역과 제 2 도전형 불순물 영역으로 이루어진 베이스 영역을 형성하고, 감광막 패턴을 제거하는 공정과, 상기 기판의 식각면에 제 3 절연막을 형성하고, 상기 베이스 영역과 에미터 영역의 표면이 소정 부분 노출되도록 상기 제 2 및 제 3 절연막을 선택식각하여 콘택 홀을 형성하는 공정과, 상기 콘택 홀을 포함한 상기 제 2 및 제 3 절연막 상의 소정 부분에 베이스 전극과 에미터 전극을 형성하는 공정으로 이루어져, 마스크 수 감소에 따른 공정 단가 저하와 트랜지스터의 주파수 특성 향상 및 칩 사이즈 감소 효과를 동시에 얻을 수 있게 된다.
Description
본 발명은 플래나 공정을 적용한 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 메사(mesa) 형상의 에미터 영역을 구비한 트랜지스터 형성방법에 관한 것이다.
일반적으로 플래나 공정을 적용하여 반도체 소자의 트랜지스터를 형성할 경우에는 통상, 4회의 마스크를 이용한 광식각공정이 요구되고 있다. 이를 도 1 내지 도 4에 제시된 종래의 트랜지스터 형성방법을 도시한 공정수순도를 참조하여 살펴보면 다음과 같다. 여기서는 편의상, 그 제조방법을 크게 제 4 단계로 구분하여 설명한다.
제 1 단계로서, 도 1에 도시된 바와 같이 제 1 도전형(예컨대, n형)의 반도체 기판(10) 전면에 산화막 재질의 제 1 절연막(12a)을 형성한 다음, 광식각 공정을 이용하여 베이스 영역 형성부의 기판(10) 표면이 노출되도록 이를 선택식각한다. 이어, 기판(10)의 표면 노출부로 제 2 도전형(예컨대, p형)의 불순물을 이온주입한 뒤 이를 확산시켜 상기 기판(10) 내에 p형 베이스 영역(14)을 형성한다.
제 2 단계로서, 도 2에 도시된 바와 같이 에미터 영역을 형성하기 위하여 p형 베이스 영역(14)의 기판(10) 상에 산화막 재질의 제 2 절연막(12b)을 형성하고, 광식각 공정을 이용하여 에미터 영역 형성부의 기판(10) 표면이 노출되도록 이를 선택식각한다. 이때, 제 2 절연막(12b)은 제 1 절연막(12a)보다 얇은 두께로 형성된다. 이어, 기판(10)의 표면 노출부로 제 1 도전형(예컨대, n형)의 불순물을 이온주입한 뒤 이를 확산시켜 상기 베이스 영역(14) 내에 n형 에미터 영역(16)을 형성한다.
제 3 단계로서, 도 3에 도시된 바와 같이 n형 에미터 영역의 기판(10) 상에 산화막 재질의 제 3 절연막(12c)를 형성하고, 광식각 공정을 이용하여 p형 베이스 영역(14)과 n형 에미터 영역(16)의 표면이 소정 부분이 노출되도록 상기 제 2 및 제 3 절연막(12b),(12c)을 선택식각하여 콘택 홀(h1),(h2)을 형성한다. 이때, 제 3 절연막(12c)은 제 2 절연막(12b)보다 얇은 두께를 가지도록 형성된다. 이와 같이 콘택 홀(h1),(h2)을 형성해 준 것은, p형 베이스 영역(14)과 n형 에미터 영역(16)에 외부전극을 인출시켜 주기 위함이다. 여기서, h1으로 표기된 콘택 홀은 이후 형성될 베이스 전극과 p형 베이스 영역(14)간을 접촉(contact)시켜 주기 위한 것이며, h2로 표기된 콘택 홀은 이후 형성될 에미터 전극과 n형 에미터 영역(16)간을 접촉시켜 주기 위한 것이다.
제 4 단계로서, 상기 결과물 전면에 Al이나 그 합금 또는 Cu 합금 등의 재질로 이루어진 도전성막을 형성하고, 광식각 공정을 이용하여 제 1 및 제 2 절연막(12a),(12b)의 표면이 소정 부분 노출되도록 이를 선택식각하여 베이스 전극(18a)과 에미터 전극(18b)을 형성해 주므로써, 트랜지스터 제조를 완료한다.
그러나, 상기 구조를 가지도록 트랜지스터를 형성할 경우에는 공정 진행 과정에서 다음과 같은 몇가지의 문제가 발생하게 된다.
첫째, 트랜지스터 형성시 마스크를 이용한 광식각 공정이 최소한 4회(예컨대, 에미터와 베이스 영역 형성시와 콘택 홀 형성시 및 전극 형성시) 요구되므로, 반도체 소자 제조시 공정 단가가 높아지는 문제가 발생된다.
둘째, 트랜지스터의 구조상 n형 에미터 영역(16)의 측면에 p형 베이스 영역(14)이 놓여지므로, 에미터 영역(16)과 베이스 전극(18a) 간에 Rbb로 표시된 직렬 저항 성분이 발생하게 되어, 트랜지스터의 주파수 특성이 저하되는 현상이 발생된다.
셋째, 베이스 영역과 에미터 영역간의 정렬 오차와 콘택 홀과 전극(베이스 및 에미터 전극)간의 정렬 오차를 고려하여, 이 오차 부분에 대한 공정 마진을 감안한 상태에서 트랜지스터 제조 공정이 이루어지므로, 이로 인해 칩의 전체적인 사이즈가 증가되는 문제가 발생된다.
이에 본 발명의 목적은, 에미터 영역이 메사 형상을 가지도록 트랜지스터 제조 공정을 변경해 주므로써, 마스크 수 감소에 따른 공정 단가 절감 효과와 트랜지스터의 주파수 특성 향상 및 칩 사이즈 감소 효과를 동시에 얻을 수 있도록 한 트랜지스터 형성방법을 제공함에 있다.
도 1 내지 도 4는 종래의 플래나 공정을 적용한 트랜지스터 형성방법을 도시한 공정수순도,
도 5 내지 도 8은 본 발명에 의한 플래나 공정을 적용한 트랜지스터 형성방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 베이스 영역 형성부의 제 1 도전형 기판 표면이 노출되도록, 상기 기판 상의 소정 부분에 제 1 절연막을 형성하는 공정과; 상기 제 1 절연막을 마스크로 이용하여, 상기 기판의 표면 노출부 상으로 불순물을 이온주입한 뒤, 확산하여 상기 기판 내에 제 2 도전형의 불순물 주입 영역을 형성하는 공정과; 상기 제 2 도전형의 불순물 주입 영역 내에 제 1 도전형의 불순물 주입 영역을 형성하는 공정과; 상기 기판 상의 표면 노출부에 제 2 절연막을 형성하는 공정과; 상기 제 1 절연막 상부와 상기 제 2 절연막 상의 소정 부분에 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 마스크로 이용하여 상기 제 2 절연막과 상기 기판의 소정 두께를 순차적으로 식각하여, 상기 제 1 도전형 불순물 영역으로 이루어진 메사 형상의 에미터 영역과 상기 제 2 도전형 불순물 영역으로 이루어진 베이스 영역을 형성하고, 상기 감광막 패턴을 제거하는 공정과; 상기 기판의 식각면에 제 3 절연막을 형성하는 공정과; 상기 베이스 영역과 상기 에미터 영역의 표면이 소정 부분 노출되도록 상기 제 2 및 제 3 절연막을 선택식각하여 콘택 홀을 형성하는 공정; 및 상기 콘택 홀을 포함한 상기 제 2 및 제 3 절연막 상의 소정 부분에 베이스 전극과 에미터 전극을 형성하는 공정으로 이루어진 트랜지스터 형성방법이 제공된다.
상기와 같이 공정을 진행할 경우, 베이스 전극과 에미터 전극이 광식각 공정이 아닌 워시 아웃(wash out) 공정에 의해 제조되므로, 트랜지스터 제조시 요구되는 4매의 마스크를 3매로 줄일 수 있게 되어 공정 단가 절감 효과를 얻을 수 있게 된다. 또한, 에미터 영역이 메사 형상을 가지므로 에미터 영역 측면에 베이스 영역이 위치하지 않게 되어, 에미터 영역과 베이스 전극간에 발생되던 직렬저항 성분을 기존보다 현격하게 줄일 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 5 내지 도 8은 본 발명에서 제시된 플래나 공정을 적용한 트랜지스터 형성방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 크게 제 4 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 5에 도시된 바와 같이 제 1 도전형(예컨대, n 형)의 반도체 기판(100) 상에 산화막 재질의 제 1 절연막(102a)을 0.9 ~ 1.1㎛의 두께로 형성하고, 광식각 공정을 이용하여 베이스 영역 형성부의 기판(100) 표면이 노출되도록 제 1 절연막(102a)을 선택식각한 다음, 이를 마스크로 이용하여 기판(100) 상의 표면 노출부로 제 2 도전형(예컨대, p형)의 불순물을 이온주입하고 확산시켜 기판(100) 내에 제 2 도전형의 불순물 주입 영역(106)을 형성한다. 이어, 상기 제 1 절연막(102a)을 마스크로 이용하여 기판(100) 상의 표면 노출부로 다시 제 1 도전형(예컨대, n형)의 불순물을 이온주입하고 확산시켜 제 2 도전형의 불순물 주입 영역(106) 내에 제 1 도전형의 불순물 주입 영역(104)을 형성하고, 상기 기판(100)의 표면 노출부에만 선택적으로 산화막 재질의 제 2 절연막(102b)을 0.1 ~ 0.2㎛의 두께로 형성한다.
제 2 단계로서, 도 6에 도시된 바와 같이 제 1 절연막(102a)과 제 2 절연막(102b) 상에 감광막을 형성하고, 광식각 공정을 이용하여 베이스 영역으로 사용될 부분의 기판(100) 표면이 노출되도록 이를 선택식각하여 감광막 패턴(108)을 형성한 다음, 상기 감광막 패턴(108)을 마스크로 이용하여 제 2 절연막(102b)과 반도체 기판(100)을 소정 두께 식각하고, 감광막 패턴(108)을 제거한다. 따라서, 식각되지 않고 남은 제 1 도전형의 불순물 주입 영역은 메사 형상의 n형 에미터 영역(104a)로 사용되고, 반면 제 2 도전형의 불순물 주입 영역은 p형 베이스 영역(106b)으로 사용되게 된다.
이때, 상기 기판(100)의 식각공정은 제 1 도전형 불순물 주입 영역(104)의 접합 깊이보다 약간 깊게 식각이 이루어지도록 진행되는데, 이는 에미터 영역(104a)과 베이스 영역(106a)이 완전하게 분리되도록 하여 에미터 영역과 베이스 전극간에 발생되던 직렬저항 성분을 줄여주므로써, 트랜지스터의 주파수 특성을 향상시켜 주기 위함이다.
제 3 단계로서, 도 7에 도시된 바와 같이 상기 기판(100)의 식각면을 산화시켜 산화막 재질의 제 3 절연막(102c)을 0.1 ~ 0.2㎛의 두께로 형성하고, 외부전극 인출을 위하여 상기 베이스 영역(106a)과 상기 에미터 영역(104a)의 표면이 소정 부분 노출되도록 제 2 및 제 3 절연막(102b),(102c)을 선택식각하여 콘택 홀(h1),(h2)을 형성한다. 여기서, h1으로 표기된 콘택 홀은 이후 형성될 베이스 전극과 베이스 영역(106a) 간을 접촉(contact)시켜 주기 위한 것이며, h2로 표기된 콘택 홀은 이후 형성될 에미터 전극과 에미터 영역(104a) 간을 접촉시켜 주기 위한 것이다.
제 4 단계로서, 도 8에 도시된 바와 같이 상기 결과물 전면에 Al이나 그 합금 또는 Cu 합금 등의 도전성막을 증착하고, 도전성막의 워시 아웃 공정(에미터 전극과 베이스 전극을 분리시켜 주기 위하여 금속막의 습식 식각액에 기판(100)을 침적시켜 주는 공정)을 이용하여 이를 선택식각하여 베이스 전극(108a)과 에미터 전극(108b)을 형성해 주므로써, 트랜지스터 제조 공정을 완료한다.
이와 같이, 전극(베이스 전극과 에미터 전극) 형성시에 도전성막의 워시 아웃 공정을 적용할 수 있는 것은 에미터 영역(104a)이 메사 형상을 가지는 관계로 인해 통상의 막질 증착 공정(예컨대, 스퍼터링 공정)을 이용하여 상기 결과물 전면에 도전성막을 증착할 경우, 에미터 영역의 측면에는 가파른 단차로 인해 도전성막의 증착이 거의 이루어지지 않을 뿐 아니라 설사 증착되더라도 베이스 영역(106a)의 표면에 증착되는 도전성막에 비해 그 증착 두께가 현저하게 얇아 워시 아웃 공정에 의해 이 부분의 도전성막을 쉽게 제거할 수 있기 때문이다.
상기와 같이 트랜지스터를 제조할 경우, 트랜지스터의 구조상 n형 에미터 영역(104a)의 측면에는 p형 베이스 영역(106a)이 존재하지 않아, 직렬 저항 성분인 Rbb가 에미터 영역(104a)과 베이스 전극(108a) 사이의 경계면 특정 부분(도면 상에서 포인트로 표시된 부분)에서만 발생되므로, 기존의 경우에 비해 Rbb의 크기를 현저하게 줄일 수 있게 되어 트랜지스터의 주파수 특성을 향상시킬 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 1) 마스크를 이용한 광식각 공정이 아닌 도전성막의 워시 아웃 공정에 의해 베이스 전극과 에미터 전극이 형성되므로, 종래 트랜지스터 제조시 요구되던 4회의 광식각 공정을 3회로 줄일 수 있게 되어 마스크 수를 감소에 따른 공정 단가 절감 효과를 얻을 수 있게 되고, 2) 에미터 영역이 메사 형상을 가지므로 에미터 영역의 측면에 베이스 영역이 존재하지 않게 되어 에미터 영역과 베이스 전극 간에 발생되던 직렬저항 성분을 줄일 수 있게 되므로 트랜지스터의 주파수 특성을 개선할 수 있게 되며, 3) 에미터 영역이 메사 형상을 가지는 관계로 인해 베이스 영역과 에미터 영역간에 실리콘 단차가 발생되므로, 트랜지스터 형성시 에미터 영역과 베이스 영역간 그리고 콘택 홀과 전극(베이스 전극 및 에미터 전극) 간의 정렬 오차를 고려한 별도의 공정 마진 확보가 필요없게 되어 칩의 전체적인 사이즈를 기존의 경우보다 줄일 수 있게 된다.
Claims (9)
- 베이스 영역 형성부의 제 1 도전형 기판 표면이 노출되도록, 상기 기판 상의 소정 부분에 제 1 절연막을 형성하는 공정과;상기 제 1 절연막을 마스크로 이용하여, 상기 기판의 표면 노출부 상으로 불순물을 이온주입한 뒤, 확산하여 상기 기판 내에 제 2 도전형의 불순물 주입 영역을 형성하는 공정과;상기 제 2 도전형의 불순물 주입 영역 내에 제 1 도전형의 불순물 주입 영역을 형성하는 공정과;상기 기판 상의 표면 노출부에 제 2 절연막을 형성하는 공정과;상기 제 1 절연막 상부와 상기 제 2 절연막 상의 소정 부분에 감광막 패턴을 형성하는 공정과;상기 감광막 패턴을 마스크로 이용하여 상기 제 2 절연막과 상기 기판의 소정 두께를 순차적으로 식각하여, 상기 제 1 도전형 불순물 영역으로 이루어진 메사 형상의 에미터 영역과 상기 제 2 도전형 불순물 영역으로 이루어진 베이스 영역을 형성하고, 상기 감광막 패턴을 제거하는 공정과;상기 기판의 식각면에 제 3 절연막을 형성하는 공정과;상기 베이스 영역과 상기 에미터 영역의 표면이 소정 부분 노출되도록 상기 제 2 및 제 3 절연막을 선택식각하여 콘택 홀을 형성하는 공정; 및상기 콘택 홀을 포함한 상기 제 2 및 제 3 절연막 상의 소정 부분에 베이스 전극과 에미터 전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 트랜지스터 형성방법.
- 제 1항에 있어서, 상기 제 1 내지 제 3 절연막은 산화막으로 형성하는 것을 특징으로 하는 트랜지스터 형성방법.
- 제 1항에 있어서, 상기 제 1 절연막은 0.9 ~ 1.1㎛의 두께로 형성하는 것을 특징으로 하는 트랜지스터 형성방법.
- 제 1항에 있어서, 상기 제 2 및 제 3 절연막은 0.1 ~ 0.2㎛의 두께로 형성하는 것을 특징으로 하는 트랜지스터 형성방법.
- 제 1항에 있어서, 상기 기판의 식각 공정은 상기 제 1 도전형 불순물 주입 영역의 접합 깊이보다 더 깊게 식각이 이루어지도록 진행하는 것을 특징으로 하는 트랜지스터 형성방법.
- 제 1항에 있어서, 상기 베이스 전극과 에미터 전극을 형성하는 공정은, 상기 콘택 홀을 포함한 상기 제 1 내지 제 3 절연막 상에 도전성막을 형성하는 공정과; 상기 제 3 절연막 표면의 상기 도전성막이 제거되도록, 도전성막 워시 아웃 공정을 이용하여 상기 도전성막을 소정 두께 식각처리하는 공정으로 이루어진 것을 특징으로 하는 트랜지스터 형성방법.
- 제 6항에 있어서, 상기 도전성막은 Al, Al 합금, Cu 합금 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 트랜지스터 형성방법.
- 제 1항에 있어서, 상기 제 2 도전형의 불순물 주입 영역은 p형 불순물로 형성하는 것을 특징으로 하는 트랜지스터 형성방법.
- 제 1항에 있어서, 상기 제 1 도전형의 불순물 주입 영역은 n형 불순물로 형성하는 것을 특징으로 하는 트랜지스터 형성방법.
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| KR1019980010298A KR100257525B1 (ko) | 1998-03-25 | 1998-03-25 | 트랜지스터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990075844A KR19990075844A (ko) | 1999-10-15 |
| KR100257525B1 true KR100257525B1 (ko) | 2000-06-01 |
Family
ID=19535352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980010298A KR100257525B1 (ko) | 1998-03-25 | 1998-03-25 | 트랜지스터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100257525B1 (ko) |
-
1998
- 1998-03-25 KR KR1019980010298A patent/KR100257525B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990075844A (ko) | 1999-10-15 |
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