JPH04133423A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04133423A JPH04133423A JP2255617A JP25561790A JPH04133423A JP H04133423 A JPH04133423 A JP H04133423A JP 2255617 A JP2255617 A JP 2255617A JP 25561790 A JP25561790 A JP 25561790A JP H04133423 A JPH04133423 A JP H04133423A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 21
- 238000009792 diffusion process Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 abstract description 5
- 230000000149 penetrating effect Effects 0.000 abstract description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 238000005516 engineering process Methods 0.000 description 13
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 12
- 229910021342 tungsten silicide Inorganic materials 0.000 description 12
- 238000001459 lithography Methods 0.000 description 11
- 239000010410 layer Substances 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- -1 arsenic ions Chemical class 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical class [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特にＭＯ８集
積回路におけるコンタクトホールの形成方法に関する。
積回路におけるコンタクトホールの形成方法に関する。
従来技術によるコンタクトホールの形成方法を第３図を
参照して説明する。まず、第３図（ａ）に示すように、
Ｐ型シリコン基板１上に熱酸化により酸化シリコン膜３
を形成する。次に多結晶シリコンを成長し、リンを拡散
して導電性を持たせた後、リソグラフィ技術を用いてパ
ターンニングし多結晶シリコン膜４からなるゲート電極
を形成する。次に多結晶シリコン膜４を利用したセルフ
ァライン方式によりヒ素をイオン注入してｎ型拡散層２
を形成する０次に酸化シリコン膜５を成長する。次に多
結晶シリコンを成長し、リンを拡散して導電性を持たせ
た後、リングラフィ技術を用いてパターンニングし多結
晶シリコン膜６からなる電極配線を形成する。次に酸化
シリコンＭ７を成長する。次に、第３図（ｂ）に示すよ
うに、リソグラフィ技術を用いてｎ型拡散層２が露出す
るようにコンタクトホール８を形成する。次にタングス
テンシリサイドをスパッタにより形成した後、リソグラ
フィ技術を用いてタングステンシリサイド膜９をパター
ンニングする。
参照して説明する。まず、第３図（ａ）に示すように、
Ｐ型シリコン基板１上に熱酸化により酸化シリコン膜３
を形成する。次に多結晶シリコンを成長し、リンを拡散
して導電性を持たせた後、リソグラフィ技術を用いてパ
ターンニングし多結晶シリコン膜４からなるゲート電極
を形成する。次に多結晶シリコン膜４を利用したセルフ
ァライン方式によりヒ素をイオン注入してｎ型拡散層２
を形成する０次に酸化シリコン膜５を成長する。次に多
結晶シリコンを成長し、リンを拡散して導電性を持たせ
た後、リングラフィ技術を用いてパターンニングし多結
晶シリコン膜６からなる電極配線を形成する。次に酸化
シリコンＭ７を成長する。次に、第３図（ｂ）に示すよ
うに、リソグラフィ技術を用いてｎ型拡散層２が露出す
るようにコンタクトホール８を形成する。次にタングス
テンシリサイドをスパッタにより形成した後、リソグラ
フィ技術を用いてタングステンシリサイド膜９をパター
ンニングする。
前述した従来の技術では、３つの酸化シリコンＭ３，５
．７を貫通するコンタクトホールを形成したのちタング
ステンシリサイド膜を形成するので、コンタクトホール
の深さが大きくなるため段切れが生じ易いという問題点
があった。
．７を貫通するコンタクトホールを形成したのちタング
ステンシリサイド膜を形成するので、コンタクトホール
の深さが大きくなるため段切れが生じ易いという問題点
があった。
本発明の半導体装置の製造方法は、第１導電型半導体基
板に第１の絶縁膜を形成する工程と、該第１の絶縁股上
に所定パターンの第１の導電膜を形成する工程と、前記
第１導電型半導体基板に第２導電型拡散層を形成する工
程と、第２の絶縁膜を形成する工程と、該第２の絶縁膜
上に所定パターンの第２の導電膜を形成する工程と、該
第２の導電膜に覆われていない部分の前記第２の絶縁膜
を、少なくとも前記第１の導電膜を露出させないエツチ
ング量でエツチングする工程と、第３の絶縁膜を形成す
る工程と、該第３の絶縁膜状に前記第２導電型拡散層に
まで到達するコンタクトホールを形成する工程と、該コ
ンタクトホールを含み前記第３の絶縁膜上に所定パター
ンの第３の導電膜を形成する工程とを含んで構成されて
いる。
板に第１の絶縁膜を形成する工程と、該第１の絶縁股上
に所定パターンの第１の導電膜を形成する工程と、前記
第１導電型半導体基板に第２導電型拡散層を形成する工
程と、第２の絶縁膜を形成する工程と、該第２の絶縁膜
上に所定パターンの第２の導電膜を形成する工程と、該
第２の導電膜に覆われていない部分の前記第２の絶縁膜
を、少なくとも前記第１の導電膜を露出させないエツチ
ング量でエツチングする工程と、第３の絶縁膜を形成す
る工程と、該第３の絶縁膜状に前記第２導電型拡散層に
まで到達するコンタクトホールを形成する工程と、該コ
ンタクトホールを含み前記第３の絶縁膜上に所定パター
ンの第３の導電膜を形成する工程とを含んで構成されて
いる。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示す半導体チップの縦断面図である。
めの工程順に示す半導体チップの縦断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
上に厚さ５０ｎｍの酸化シリコン膜３（第１の絶縁膜）
熱酸化により形成する。次に多結晶シリコンを厚さ４０
０ｎｍ堆積し、リンを拡散して導電性を持たせた後、リ
ングラフィ技術を用いてパターンニングいて多結晶シリ
コン膜４（第１の導電Ｗ１４）からなるゲート電極を形
成する。次に多結晶シリコンＭ４を利用したセルファラ
イン方式によりヒ素をイオン注入し、ｎ型拡散層２を形
成する。
上に厚さ５０ｎｍの酸化シリコン膜３（第１の絶縁膜）
熱酸化により形成する。次に多結晶シリコンを厚さ４０
０ｎｍ堆積し、リンを拡散して導電性を持たせた後、リ
ングラフィ技術を用いてパターンニングいて多結晶シリ
コン膜４（第１の導電Ｗ１４）からなるゲート電極を形
成する。次に多結晶シリコンＭ４を利用したセルファラ
イン方式によりヒ素をイオン注入し、ｎ型拡散層２を形
成する。
次に厚さ５００ ｎｍの酸化シリコン膜５（第２の絶縁
膜）を成長する。次に、厚さ２００ｎｍの多結晶シリコ
ンを堆積し、リンを拡散して導電性を持たせる。次にリ
ソグラフィ技術を用いて、フォトレジスト膜１０をマス
クとしてパターンニングして多結晶シリコン膜６（第２
の導電Ｍ）からなる電極配線を形成する。次に、第１図
（ｂ）に示すように、フォトレジスト膜１０をマスクと
して酸化シリコン膜５を厚さ４００ｎｍだけエツチング
して除去する。次にフォトレジスト１０を除去する。次
に、第１図（Ｃ）に示すように厚さ５００ｎｍの酸化シ
リコン膜７（第３の絶縁膜）を成長する。次にリソグラ
フィ技術を用いて、ｎ型拡散層２が露出するようにコン
タクトホール８を形成する。次にタングステンシリサイ
ドを厚さ３００ｎｍ、スパッタ法により堆積した後、リ
ソグラフィ技術を用いてパターンニングしてタングステ
ンシリサイド膜９を形成する。以上の工程により本発明
による半導体装置を製造することができる。
膜）を成長する。次に、厚さ２００ｎｍの多結晶シリコ
ンを堆積し、リンを拡散して導電性を持たせる。次にリ
ソグラフィ技術を用いて、フォトレジスト膜１０をマス
クとしてパターンニングして多結晶シリコン膜６（第２
の導電Ｍ）からなる電極配線を形成する。次に、第１図
（ｂ）に示すように、フォトレジスト膜１０をマスクと
して酸化シリコン膜５を厚さ４００ｎｍだけエツチング
して除去する。次にフォトレジスト１０を除去する。次
に、第１図（Ｃ）に示すように厚さ５００ｎｍの酸化シ
リコン膜７（第３の絶縁膜）を成長する。次にリソグラ
フィ技術を用いて、ｎ型拡散層２が露出するようにコン
タクトホール８を形成する。次にタングステンシリサイ
ドを厚さ３００ｎｍ、スパッタ法により堆積した後、リ
ソグラフィ技術を用いてパターンニングしてタングステ
ンシリサイド膜９を形成する。以上の工程により本発明
による半導体装置を製造することができる。
本発明によるコンタクトでは、酸化シリコン膜５がエツ
チングにより薄くなっているので、コンタクトホール８
の深さが浅くなるため、タングステンシリサイド膜９の
段切れを防ぐことができる。
チングにより薄くなっているので、コンタクトホール８
の深さが浅くなるため、タングステンシリサイド膜９の
段切れを防ぐことができる。
次に本発明の適用したダイナミックＲＡＭのメモリセル
の製造工程の一例を第２図を用いて説明する。
の製造工程の一例を第２図を用いて説明する。
まず、第２図（ａ）に示すように、Ｐ型シリコン基板１
を選択酸化し、厚さ６００ｎｍのフィールド酸化膜１１
を形成する。次に熱酸化を行い、厚さ３０ｎｍのゲート
酸化膜１５（第１の導電膜）を形成する。次にゲート電
極１４を利用したセルファライン方式によりヒ素をイオ
ン注入して、ｎ型拡散層より成るソース領域１２．ドレ
イン領域１３を形成する。次に厚さ５００ｎｍの酸化シ
リコン膜５を成長した後、リソグラフィ技術を用いてソ
ース領域１２が露出するようにコンタクトホールを形成
する。次に多結晶シリコンを厚さ２００ｎｍ堆積した後
、これにリンを拡散して導電性を持たせる。次にリソグ
ラフィ技術を用いて所定の形状に加工して多結晶シリコ
ン膜１６を形成する。次に熱酸化を行い多結晶シリコン
膜１６の表面に厚さ１５ｎｍの酸化シリコン膜１７を形
成する。次に多結晶シリコンを厚さ２００ｎｍ堆積した
後、これにリンを拡散して導電性を持たせる。次にリソ
グラフィ技術を用いて、フォトレジスト膜１０をマスク
としてパターンニングして多結晶シリコン膜６を形成す
る。次に、第２図（ｂ）に示すように、フォトレジスト
ｗＡ１０をマスクとして酸化シリコン膜５を厚さ４００
ｎｍエツチングする。次にフォトレジスト１１！１０を
除去する。次に厚さ５００ｎｍの酸化シリコン膜７を形
成する。次にリソグラフィ技術を用いてドレイン領域１
３が露出するようにコンタクトホール８を形成する。次
にタングステンシリサイドをスパッタにより厚さ４００
ｎｍ堆積した後、リソグラフィ技術を用いて所定の形状
に加工し、デイジット線を構成するタングステンシリサ
イド膜９を形成する。
を選択酸化し、厚さ６００ｎｍのフィールド酸化膜１１
を形成する。次に熱酸化を行い、厚さ３０ｎｍのゲート
酸化膜１５（第１の導電膜）を形成する。次にゲート電
極１４を利用したセルファライン方式によりヒ素をイオ
ン注入して、ｎ型拡散層より成るソース領域１２．ドレ
イン領域１３を形成する。次に厚さ５００ｎｍの酸化シ
リコン膜５を成長した後、リソグラフィ技術を用いてソ
ース領域１２が露出するようにコンタクトホールを形成
する。次に多結晶シリコンを厚さ２００ｎｍ堆積した後
、これにリンを拡散して導電性を持たせる。次にリソグ
ラフィ技術を用いて所定の形状に加工して多結晶シリコ
ン膜１６を形成する。次に熱酸化を行い多結晶シリコン
膜１６の表面に厚さ１５ｎｍの酸化シリコン膜１７を形
成する。次に多結晶シリコンを厚さ２００ｎｍ堆積した
後、これにリンを拡散して導電性を持たせる。次にリソ
グラフィ技術を用いて、フォトレジスト膜１０をマスク
としてパターンニングして多結晶シリコン膜６を形成す
る。次に、第２図（ｂ）に示すように、フォトレジスト
ｗＡ１０をマスクとして酸化シリコン膜５を厚さ４００
ｎｍエツチングする。次にフォトレジスト１１！１０を
除去する。次に厚さ５００ｎｍの酸化シリコン膜７を形
成する。次にリソグラフィ技術を用いてドレイン領域１
３が露出するようにコンタクトホール８を形成する。次
にタングステンシリサイドをスパッタにより厚さ４００
ｎｍ堆積した後、リソグラフィ技術を用いて所定の形状
に加工し、デイジット線を構成するタングステンシリサ
イド膜９を形成する。
このようにして、Ｐ型シリコン基板１に形成したフィー
ルド酸化膜１１と、ゲート電極１４、およびゲート酸化
膜１５、およびｎ型拡散層によるソース領域１２、およ
びドレイン領域１４から成るＭＯＳＦＥＴと、多結晶シ
リコン膜１６、および酸化シリコン膜１７、および多結
晶シリコン膜６から成る、ソース領域１２に接続された
キャパシタと、トレイン領域１４に接続されたデイジッ
ト線を構成するタングステンシリサイド膜９と、層間絶
縁のための酸化シリコン膜５３および酸化シリコン膜７
とから構成されているダイナミックＲＡＭのメモリセル
を形成することができるが、デイジット線の段切れもな
い。
ルド酸化膜１１と、ゲート電極１４、およびゲート酸化
膜１５、およびｎ型拡散層によるソース領域１２、およ
びドレイン領域１４から成るＭＯＳＦＥＴと、多結晶シ
リコン膜１６、および酸化シリコン膜１７、および多結
晶シリコン膜６から成る、ソース領域１２に接続された
キャパシタと、トレイン領域１４に接続されたデイジッ
ト線を構成するタングステンシリサイド膜９と、層間絶
縁のための酸化シリコン膜５３および酸化シリコン膜７
とから構成されているダイナミックＲＡＭのメモリセル
を形成することができるが、デイジット線の段切れもな
い。
以上説明したように本発明は、少なくとも第１、第２の
絶縁膜を堆積した上に導電膜を形成し、その導電膜で覆
われていない、コンタクトホール形成予定個所を包含す
る領域の第２の絶縁膜を厚さ方向に一部除去したのち、
第３の絶縁膜を堆積し、第１．第２．第３の絶縁膜を貫
通するコンタクトホールを形成するので、第２の絶縁膜
を膜厚がエツチングにより薄くなっている分だけ、コン
タクトホールの深さが浅くなっており、コンタクトホー
ルを埋める第３の導電膜の段切れを防止でき、半導体装
置の歩留りもしくは信頼性を改善できるという効果があ
る。
絶縁膜を堆積した上に導電膜を形成し、その導電膜で覆
われていない、コンタクトホール形成予定個所を包含す
る領域の第２の絶縁膜を厚さ方向に一部除去したのち、
第３の絶縁膜を堆積し、第１．第２．第３の絶縁膜を貫
通するコンタクトホールを形成するので、第２の絶縁膜
を膜厚がエツチングにより薄くなっている分だけ、コン
タクトホールの深さが浅くなっており、コンタクトホー
ルを埋める第３の導電膜の段切れを防止でき、半導体装
置の歩留りもしくは信頼性を改善できるという効果があ
る。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順に示す縦断面図、第２図（ａ＞（ｂ）は本発
明を適用したダイナミックＲＡＭのメモリセルの製造方
法を説明するための工程順に示す縦断面図、第３図（ａ
）、（ｂ）は従来の半導体装置の製造方法を説明するた
めの工程順に示す縦断面図である。 １・・・Ｐ型シリコン基板、２・・・ｎ型拡散層、３・
・・酸化シリコン膜、４・・・多結晶シリコン膜、５・
・・酸化シリコン膜、６・・・多結晶シリコン膜、７・
・・酸化シリコン膜、８・・・コンタクトホール、９・
・・タングステンシリサイド膜、１０・・・フォトレジ
スト、１１・・・フィールド酸化膜、１２・・・ソース
領域、１３・・・ドレイン領域、１４・・・ゲート電極
、１５・・・ゲート酸化膜、１６・・・多結晶シリコン
膜、１７・・・酸化シリ・コンＭ６ 代理人 弁理士 内 原 晋 躬 ス 躬 図
めの工程順に示す縦断面図、第２図（ａ＞（ｂ）は本発
明を適用したダイナミックＲＡＭのメモリセルの製造方
法を説明するための工程順に示す縦断面図、第３図（ａ
）、（ｂ）は従来の半導体装置の製造方法を説明するた
めの工程順に示す縦断面図である。 １・・・Ｐ型シリコン基板、２・・・ｎ型拡散層、３・
・・酸化シリコン膜、４・・・多結晶シリコン膜、５・
・・酸化シリコン膜、６・・・多結晶シリコン膜、７・
・・酸化シリコン膜、８・・・コンタクトホール、９・
・・タングステンシリサイド膜、１０・・・フォトレジ
スト、１１・・・フィールド酸化膜、１２・・・ソース
領域、１３・・・ドレイン領域、１４・・・ゲート電極
、１５・・・ゲート酸化膜、１６・・・多結晶シリコン
膜、１７・・・酸化シリ・コンＭ６ 代理人 弁理士 内 原 晋 躬 ス 躬 図
Claims (1)
- 第１導電型半導体基板に第１の絶縁膜を形成する工程と
、該第１の絶縁膜上に所定パターンの第１の導電膜を形
成する工程と、前記第１導電型半導体基板に第２導電型
拡散層を形成する工程と、第２の絶縁膜を形成する工程
と、該第２の絶縁膜上に所定パターンの第２の導電膜を
形成する工程と、該第２の導電膜に覆われていない部分
の前記第２の絶縁膜を、少なくとも前記第１の導電膜を
露出させないエッチング量でエッチングする工程と、第
３の絶縁膜を形成する工程と、該第３の絶縁膜状に前記
第２導電型拡散層にまで到達するコンタクトホールを形
成する工程と、該コンタクトホールを含み前記第３の絶
縁膜上に所定パターンの第３の導電膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255617A JP3036034B2 (ja) | 1990-09-26 | 1990-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2255617A JP3036034B2 (ja) | 1990-09-26 | 1990-09-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04133423A true JPH04133423A (ja) | 1992-05-07 |
| JP3036034B2 JP3036034B2 (ja) | 2000-04-24 |
Family
ID=17281236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2255617A Expired - Fee Related JP3036034B2 (ja) | 1990-09-26 | 1990-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036034B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7740666B2 (en) | 2006-12-28 | 2010-06-22 | Kimberly-Clark Worldwide, Inc. | Process for dyeing a textile web |
-
1990
- 1990-09-26 JP JP2255617A patent/JP3036034B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3036034B2 (ja) | 2000-04-24 |
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Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080225 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090225 Year of fee payment: 9 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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