JPH07193258A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPH07193258A JPH07193258A JP33341893A JP33341893A JPH07193258A JP H07193258 A JPH07193258 A JP H07193258A JP 33341893 A JP33341893 A JP 33341893A JP 33341893 A JP33341893 A JP 33341893A JP H07193258 A JPH07193258 A JP H07193258A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- semiconductor element
- semiconductor substrate
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】半導体素子において、外形寸法を変更すること
なく耐熱特性を向上させ、半導体素子の実装時の信頼性
を向上させ且つ、半導体素子の耐電容量の大きな半導体
素子を提供すること。 【構成】接合面を有する半導体素子の接合面に凹部４を
形成し、接合面の面積を大きくしたことを特徴とする半
導体素子。
なく耐熱特性を向上させ、半導体素子の実装時の信頼性
を向上させ且つ、半導体素子の耐電容量の大きな半導体
素子を提供すること。 【構成】接合面を有する半導体素子の接合面に凹部４を
形成し、接合面の面積を大きくしたことを特徴とする半
導体素子。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＮ接合を有する半導
体素子に関し、詳しくは半導体素子のＰＮ接合面の形状
に関する。
体素子に関し、詳しくは半導体素子のＰＮ接合面の形状
に関する。
【０００２】
【従来の技術】図３はこの種の半導体素子として、Ｐ型
及びＮ型の領域間に平面状のＰＮ接合面を有する、一般
的なプレナー型ダイオード素子の製造プロセスを示す。
先ず、予めリン、アンチモン等のＮ+不純物を導入させ
たＮ+型のシリコン単結晶を薄い板状のウエハーに切り
出し、ウエハーの表面を鏡面に研磨し、Ｎ+半導体基板
を得る。その後、Ｎ+型半導体基板の主表面にシラン化
合物及び、リン化合物を高温で分解反応させＮ+型半導
体基板上にＮ-エピタキシャル層１１を成長させる。
及びＮ型の領域間に平面状のＰＮ接合面を有する、一般
的なプレナー型ダイオード素子の製造プロセスを示す。
先ず、予めリン、アンチモン等のＮ+不純物を導入させ
たＮ+型のシリコン単結晶を薄い板状のウエハーに切り
出し、ウエハーの表面を鏡面に研磨し、Ｎ+半導体基板
を得る。その後、Ｎ+型半導体基板の主表面にシラン化
合物及び、リン化合物を高温で分解反応させＮ+型半導
体基板上にＮ-エピタキシャル層１１を成長させる。
【０００３】次いで、図３（Ａ）に示すように、Ｎ-エ
ピタキシャル層１１の全表面を高温の酸化雰囲気中に露
出して表面酸化膜１２を全面に形成し、フォトレジスト
法にて前記表面酸化膜１２を所要の形状にパターンニン
グする。表面酸化膜１２のパターンニング後、図３
（Ｂ）に示すように、パターンニングされた開口部を介
してＰ形不純物としてのホウ素を熱拡散させてＰ形層１
３を形成する。
ピタキシャル層１１の全表面を高温の酸化雰囲気中に露
出して表面酸化膜１２を全面に形成し、フォトレジスト
法にて前記表面酸化膜１２を所要の形状にパターンニン
グする。表面酸化膜１２のパターンニング後、図３
（Ｂ）に示すように、パターンニングされた開口部を介
してＰ形不純物としてのホウ素を熱拡散させてＰ形層１
３を形成する。
【０００４】Ｐ型層１３の形成の後、図３（Ｃ）に示す
ように、前記Ｐ型層１３の表面上にアルミニウム等の導
電性金属を蒸着またはスパッタリングして表面電極１４
を形成する。表面電極１４の形成の後、図３（Ｄ）に示
すように、Ｎ+半導体基板の裏面側のＮ+層１０上にアル
ミニウム等を蒸着またはスパッタリングして裏面電極１
５を形成して、Ｐ型及びＮ型から成る接合面を有するダ
イオード素子を得ている。
ように、前記Ｐ型層１３の表面上にアルミニウム等の導
電性金属を蒸着またはスパッタリングして表面電極１４
を形成する。表面電極１４の形成の後、図３（Ｄ）に示
すように、Ｎ+半導体基板の裏面側のＮ+層１０上にアル
ミニウム等を蒸着またはスパッタリングして裏面電極１
５を形成して、Ｐ型及びＮ型から成る接合面を有するダ
イオード素子を得ている。
【０００５】
【発明が解決しようとする課題】近年、半導体素子が使
用される電子機器等は高機能化、高集積化が求められて
おり、それにともない半導体素子は小型化が求められて
いる。しかし半導体素子は、電流を印加したときに電気
抵抗による発熱が発生するが、特にＰ型層とＮ型層の接
合面に集中する。そして半導体素子の電気抵抗による発
熱は、半導体素子に印加される電流値に比例し、また半
導体素子の接合面の面積に反比例して増大する。
用される電子機器等は高機能化、高集積化が求められて
おり、それにともない半導体素子は小型化が求められて
いる。しかし半導体素子は、電流を印加したときに電気
抵抗による発熱が発生するが、特にＰ型層とＮ型層の接
合面に集中する。そして半導体素子の電気抵抗による発
熱は、半導体素子に印加される電流値に比例し、また半
導体素子の接合面の面積に反比例して増大する。
【０００６】そのため、大電流を印加することが可能な
半導体素子を製造するためには、Ｐ型層とＮ型層の接合
面の面積を増大させなければならず、それにともない半
導体素子の外形寸法を拡大しなければならないという問
題点があった。また半導体素子の使用時に高電流が印加
された場合、半導体素子の接合面から場合によってはか
なりの内部発熱が生じ、それにより半導体素子が誤動作
を起こしてしまうだけでなく、半導体素子を回路パター
ンを形成した回路基板上に半田等を用いて電気的に接続
し、固化状態の半田を再溶融させ、半導体素子に導通不
良が生じたり、回路基板から脱落してしまうという問題
点があった。
半導体素子を製造するためには、Ｐ型層とＮ型層の接合
面の面積を増大させなければならず、それにともない半
導体素子の外形寸法を拡大しなければならないという問
題点があった。また半導体素子の使用時に高電流が印加
された場合、半導体素子の接合面から場合によってはか
なりの内部発熱が生じ、それにより半導体素子が誤動作
を起こしてしまうだけでなく、半導体素子を回路パター
ンを形成した回路基板上に半田等を用いて電気的に接続
し、固化状態の半田を再溶融させ、半導体素子に導通不
良が生じたり、回路基板から脱落してしまうという問題
点があった。
【０００７】本発明は、簡単な方法で、半導体素子の外
形寸法を変更することなく、発熱量を減少させた半導体
素子を提供することを目的とする。
形寸法を変更することなく、発熱量を減少させた半導体
素子を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体素子は上
記の問題点を解決するために、第一導電型の半導体基板
内に前記第一導電型と反対の導電型である第二導電型層
を形成された接合面を有する半導体素子であって、前記
接合面を凹凸状に形成したことを特徴とする。
記の問題点を解決するために、第一導電型の半導体基板
内に前記第一導電型と反対の導電型である第二導電型層
を形成された接合面を有する半導体素子であって、前記
接合面を凹凸状に形成したことを特徴とする。
【０００９】
【発明の作用及び効果】本発明によれば半導体素子の接
合面を凹凸状に形成したので、半導体素子の外形寸法を
変更することなく接合面の面積を増大することができ
る。そのことにより、半導体素子の外形寸法に対する接
合面での単位面積あたりの電流密度を減少でき、半導体
素子の外形寸法を大型化することなく耐電容量を増大さ
せることができるだけでなく、半導体素子の外形寸法が
同じ場合は、半導体素子の動作時の発熱量が減少するの
で、半導体素子の耐熱特性が向上する。
合面を凹凸状に形成したので、半導体素子の外形寸法を
変更することなく接合面の面積を増大することができ
る。そのことにより、半導体素子の外形寸法に対する接
合面での単位面積あたりの電流密度を減少でき、半導体
素子の外形寸法を大型化することなく耐電容量を増大さ
せることができるだけでなく、半導体素子の外形寸法が
同じ場合は、半導体素子の動作時の発熱量が減少するの
で、半導体素子の耐熱特性が向上する。
【００１０】そのうえ、半導体素子の製造プロセスにお
いて、大幅な工程の変更をすることなく通常のリソグラ
フィ技術を用いて簡単に、発熱量を減少させた半導体素
子を製造することができる。
いて、大幅な工程の変更をすることなく通常のリソグラ
フィ技術を用いて簡単に、発熱量を減少させた半導体素
子を製造することができる。
【００１１】
【実施例】本発明の半導体装置の実施例を図面をもとに
説明する。図１は本発明の代表的な半導体素子として一
般的なプレナー型ダイオード素子の断面を示している。
シリコン単結晶にリン、アンチモン等の不純物を導入し
て形成したＮ+層１の底面には、アルミニウムから成る
裏面電極７が形成してあり、その反対側の面にはシラン
化合物及び、リン化合物を高温で分解反応させエピタキ
シャル成長させたＮ-層２が形成してあり、Ｎ-層２の表
面には、高温の酸化雰囲気中に露出させて形成した、パ
ターンニングの際の保護膜の役割をなす酸化膜３と、ホ
ウ素を熱拡散させたＰ層５が形成してあり、Ｐ層５には
拡散接合面が凹凸面を形成するための溝４がフッ酸溶液
をエッチング液として用いて形成してあり、Ｐ層の表面
には、酸化膜３の一部にまたがって表面電極６が形成し
てプレナー型ダイオード素子を形成している。
説明する。図１は本発明の代表的な半導体素子として一
般的なプレナー型ダイオード素子の断面を示している。
シリコン単結晶にリン、アンチモン等の不純物を導入し
て形成したＮ+層１の底面には、アルミニウムから成る
裏面電極７が形成してあり、その反対側の面にはシラン
化合物及び、リン化合物を高温で分解反応させエピタキ
シャル成長させたＮ-層２が形成してあり、Ｎ-層２の表
面には、高温の酸化雰囲気中に露出させて形成した、パ
ターンニングの際の保護膜の役割をなす酸化膜３と、ホ
ウ素を熱拡散させたＰ層５が形成してあり、Ｐ層５には
拡散接合面が凹凸面を形成するための溝４がフッ酸溶液
をエッチング液として用いて形成してあり、Ｐ層の表面
には、酸化膜３の一部にまたがって表面電極６が形成し
てプレナー型ダイオード素子を形成している。
【００１２】次に、図２は本発明の代表的な半導体素子
として一般的なプレナー型ダイオード素子の製造プロセ
スを示している。予めリン、アンチモン等の不純物が導
入されたＮ+型のシリコン単結晶を薄い板状にウエハー
を切り出し、該ウエハーの表面を鏡面に研磨しＮ+型半
導体基板を得る。その後、前記Ｎ+型半導体基板の主表
面側にシラン化合物及び、リン化合物を高温で分解反応
させＮ+型半導体基板上にＮ-エピタキシャル層２を成長
させて、Ｎ-層を有するＮ+型半導体基板を得る。
として一般的なプレナー型ダイオード素子の製造プロセ
スを示している。予めリン、アンチモン等の不純物が導
入されたＮ+型のシリコン単結晶を薄い板状にウエハー
を切り出し、該ウエハーの表面を鏡面に研磨しＮ+型半
導体基板を得る。その後、前記Ｎ+型半導体基板の主表
面側にシラン化合物及び、リン化合物を高温で分解反応
させＮ+型半導体基板上にＮ-エピタキシャル層２を成長
させて、Ｎ-層を有するＮ+型半導体基板を得る。
【００１３】次いで、図２（Ａ）に示すように、Ｎ-エ
ピタキシャル層２の全表面を高温の酸化雰囲気中に露出
させて酸化ケイ素からなる表面酸化膜３を形成し、フォ
トレジスト法にて前記表面酸化膜３を所要の形状にパタ
ーンニングする。表面酸化膜３のパターンニング後、図
２（Ｂ）に示すように、エッチング液としてフッ酸溶液
を用いてＮ+型半導体基板の主表面をエッチングして複
数の凹部４を形成する。
ピタキシャル層２の全表面を高温の酸化雰囲気中に露出
させて酸化ケイ素からなる表面酸化膜３を形成し、フォ
トレジスト法にて前記表面酸化膜３を所要の形状にパタ
ーンニングする。表面酸化膜３のパターンニング後、図
２（Ｂ）に示すように、エッチング液としてフッ酸溶液
を用いてＮ+型半導体基板の主表面をエッチングして複
数の凹部４を形成する。
【００１４】尚、エッチングプロセスはエッチング液を
用いたウエットプロセスを一般に使用できるが、これに
限られることなく、ガスプラズマやイオンビームを用い
たドライプロセスであっても良い。凹部４の形成の後、
図２（Ｃ）に示すように、凹部４形成の間に介在する不
要なエッチングマスクを除去し、Ｎ+型半導体基板の主
表面の凹部及びこれらの間に介在する平坦部の全面に、
Ｐ型不純物としてのホウ素を熱拡散させてＰ型層５を形
成する。
用いたウエットプロセスを一般に使用できるが、これに
限られることなく、ガスプラズマやイオンビームを用い
たドライプロセスであっても良い。凹部４の形成の後、
図２（Ｃ）に示すように、凹部４形成の間に介在する不
要なエッチングマスクを除去し、Ｎ+型半導体基板の主
表面の凹部及びこれらの間に介在する平坦部の全面に、
Ｐ型不純物としてのホウ素を熱拡散させてＰ型層５を形
成する。
【００１５】Ｐ型層５の形成の後、図２（Ｄ）に示すよ
うに、前記Ｐ型層５の表面にアルミニウムにより表面電
極６を蒸着またはスパッタリングにて形成する。表面電
極６の形成の後、図２（Ｅ）に示すように、Ｎ+型半導
体基板の裏面側のＮ+層１の全面にアルミニウムにより
裏面電極７を蒸着またはスパッタリングにて形成する。
うに、前記Ｐ型層５の表面にアルミニウムにより表面電
極６を蒸着またはスパッタリングにて形成する。表面電
極６の形成の後、図２（Ｅ）に示すように、Ｎ+型半導
体基板の裏面側のＮ+層１の全面にアルミニウムにより
裏面電極７を蒸着またはスパッタリングにて形成する。
【００１６】尚、表面電極６及び裏面電極７はアルミニ
ウムに代えてチタン、銀等の導電性金属を使用してもよ
い。ここに示した製造プロセスでは、第一導電型のＮ型
層中に第二導電型のＰ型層を形成してＰＮ接合面を形成
する例を示したが、それぞれこれとは逆の導電型に形成
することもできる。
ウムに代えてチタン、銀等の導電性金属を使用してもよ
い。ここに示した製造プロセスでは、第一導電型のＮ型
層中に第二導電型のＰ型層を形成してＰＮ接合面を形成
する例を示したが、それぞれこれとは逆の導電型に形成
することもできる。
【００１７】そして、凹部４は上記実施例ではエッチン
グにより形成したが、これに代えて研磨剤を用いたブラ
スト法にて形成しても良い。また、凹部４の形状は、本
実施例では、複数の溝の断面が半球形状に形成したがこ
れに限られるものではない。同一寸法の半導体素子の場
合、凹部４の表面積が増大すると半導体素子の横断面上
の単位面積あたりの電流密度が小さくなり、半導体素子
全体としての発熱量が減少するので、半導体素子に要求
される発熱特性に合わせて凹部４の断面を略多角形の溝
状に形成したり、さらに、複数のダイオード素子にまた
がる溝状だけでなく、断面が半球形状の凹部が、平面視
で拡散接合面に水玉状に点在するように形成して凹部４
の表面積を調整しても良い。
グにより形成したが、これに代えて研磨剤を用いたブラ
スト法にて形成しても良い。また、凹部４の形状は、本
実施例では、複数の溝の断面が半球形状に形成したがこ
れに限られるものではない。同一寸法の半導体素子の場
合、凹部４の表面積が増大すると半導体素子の横断面上
の単位面積あたりの電流密度が小さくなり、半導体素子
全体としての発熱量が減少するので、半導体素子に要求
される発熱特性に合わせて凹部４の断面を略多角形の溝
状に形成したり、さらに、複数のダイオード素子にまた
がる溝状だけでなく、断面が半球形状の凹部が、平面視
で拡散接合面に水玉状に点在するように形成して凹部４
の表面積を調整しても良い。
【００１８】このように半導体素子の拡散接合面に複数
の凹部を形成したことにより、外形寸法を変更すること
なく拡散接合面の面積が増大させることができ、半導体
素子の外形寸法に対する単位面積あたりの電流密度を小
さくでき、電流を流したときの発熱量が減少し、半導体
素子としての耐熱特性が向上する。さらに、半導体素子
の外形寸法に対する単位面積あたりの電流密度を小さく
なるので、半導体素子の耐電容量を増大することができ
る。
の凹部を形成したことにより、外形寸法を変更すること
なく拡散接合面の面積が増大させることができ、半導体
素子の外形寸法に対する単位面積あたりの電流密度を小
さくでき、電流を流したときの発熱量が減少し、半導体
素子としての耐熱特性が向上する。さらに、半導体素子
の外形寸法に対する単位面積あたりの電流密度を小さく
なるので、半導体素子の耐電容量を増大することができ
る。
【００１９】そのうえ、拡散接合面の形成には、従来の
半導体素子の製造プロセスに新たな処理の追加を行うこ
となく、手順の変更程度で形成できるため、大幅な工程
の変更をすることなく簡単に、耐電容量が大きく、耐熱
特性を向上させた半導体素子を製造することができる。
半導体素子の製造プロセスに新たな処理の追加を行うこ
となく、手順の変更程度で形成できるため、大幅な工程
の変更をすることなく簡単に、耐電容量が大きく、耐熱
特性を向上させた半導体素子を製造することができる。
【図１】本発明の半導体素子を説明する断面図
【図２】本発明の半導体素子の製造方法を説明する概略
図
図
【図３】従来の半導体素子の製造方法を説明する概略図
１・・・・Ｎ+層 ２・・・・Ｎ-エピタキシャル層 ３・・・・表面酸化膜 ４・・・・凹部 ５・・・・Ｐ型拡散層 ６・・・・表面電極 ７・・・・裏面電極 １０・・・Ｎ+層 １１・・・Ｎ-エピタキシャル層 １２・・・表面酸化膜 １３・・・Ｐ型拡散層 １４・・・表面電極 １５・・・裏面電極 出願人 ローム株式会社
Claims (1)
- 【請求項１】 第一導電型の半導体基板内に前記第一導
電型と反対の導電型である第二導電型層が形成された接
合面を有する半導体素子であって、前記接合面を凹凸状
に形成したことを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33341893A JPH07193258A (ja) | 1993-12-27 | 1993-12-27 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33341893A JPH07193258A (ja) | 1993-12-27 | 1993-12-27 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193258A true JPH07193258A (ja) | 1995-07-28 |
Family
ID=18265894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33341893A Pending JPH07193258A (ja) | 1993-12-27 | 1993-12-27 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114171605A (zh) * | 2021-12-03 | 2022-03-11 | 杭州赛晶电子有限公司 | 一种p型杂质扩散结屏蔽栅硅二极管的制造方法 |
-
1993
- 1993-12-27 JP JP33341893A patent/JPH07193258A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114171605A (zh) * | 2021-12-03 | 2022-03-11 | 杭州赛晶电子有限公司 | 一种p型杂质扩散结屏蔽栅硅二极管的制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB2109995A (en) | Semiconductor structures and methods of forming such structures | |
| JPS6318673A (ja) | 半導体装置の製法 | |
| JP3161515B2 (ja) | 半導体装置の製造方法 | |
| JPH07193258A (ja) | 半導体素子 | |
| US6040219A (en) | Method of fabricating power semiconductor device using semi-insulating polycrystalline silicon (SIPOS) film | |
| JPH0645340A (ja) | 半導体装置及びその製造方法 | |
| JP2904545B2 (ja) | 高耐圧プレーナ型半導体素子およびその製造方法 | |
| JP3219969B2 (ja) | 発光ダイオードの製造方法 | |
| JPS5838939B2 (ja) | 集積回路 | |
| JP2000252290A (ja) | 半導体装置とその製造方法 | |
| JPH04274374A (ja) | 太陽電池及びその製造方法 | |
| JPH0620984A (ja) | 半導体装置の裏面電極形成方法 | |
| JP3111489B2 (ja) | 傾斜面を有する絶縁膜の形成方法 | |
| EP0435353B1 (en) | Semiconductor device and a method of fabricating the same | |
| JPS5984468A (ja) | 半導体装置 | |
| GB2033149A (en) | Semiconductor device | |
| JPS59105339A (ja) | 半導体装置の製造方法 | |
| JPS5982760A (ja) | 相補型半導体集積回路装置 | |
| JP2005005531A (ja) | 半導体装置およびその製造方法 | |
| JP2008243863A (ja) | Ｐｉｎダイオードとその製造方法 | |
| JPH1074938A (ja) | パワーｍｏｓｆｅｔ | |
| JPH08139188A (ja) | 半導体装置およびその製造方法 | |
| JPH0557740B2 (ja) | ||
| JPH01170042A (ja) | 半導体装置 | |
| JPH06163558A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040309 Free format text: JAPANESE INTERMEDIATE CODE: A02 |