KR940001055B1 - 쇼트키·다이오드 - Google Patents

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KR940001055B1
KR940001055B1 KR1019900020614A KR900020614A KR940001055B1 KR 940001055 B1 KR940001055 B1 KR 940001055B1 KR 1019900020614 A KR1019900020614 A KR 1019900020614A KR 900020614 A KR900020614 A KR 900020614A KR 940001055 B1 KR940001055 B1 KR 940001055B1
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나오마사 수기따
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가부시끼가이샤 도시바
아오이 죠이찌
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Abstract

내용 없음.

Description

쇼트키·다이오드
제1도는 본 발명의 한 실시예에 관계되는 쇼트키·다이오드의 일무를 도시한 단면도.
제2도는 제1도의 쇼트키·다이오드의 제조에 있어서 사용되는 마스크 패턴의 한 예를 도시한 도면.
제3도 (a)는 제2도의 마스크 패턴 및 포지티브 레지스트를 사용해서 형성된 레지스트 패턴의 포스트 베이크 후에 있어서의 제2도의 마스크 패턴중의 B-B선 부분에 대응하는 레지스트 부분의 평면 패턴을 도시한 도면.
제3도 (b)는 제3도 (a)중의 발취 패턴 부분의 단면도.
제3도 (c)는 제3도 (b)의 레지스트 패턴을 그래로 마스크로서 이방형 에칭이 행해진 기판상의 산화막 부분의 단면을 도시한 도면.
제4도는 제3도 (c)의 산화막을 그대로 마스크로서 이온 주입이 행해져서 P+영역이 형성된 소자군 영역의 일부를 도시한 단면도.
제5도는 제1도의 쇼트키·다이오드의 누설 전류 특성을 도시한 도면.
제6도는 종래의 쇼트키·다이오드의 일부를 도시한 단면도.
제7도는 종래의 쇼트키·다이오드의 제조에 있어서 사용되는 마스크 패턴의 한 예를 도시한 도면.
제8도는 제7도의 소자군 영역 패턴부의 일부를 취출하여 확대해서 도시한 도면.
제9도 (a)는 제7도의 마스크 패턴 및 포지티브 레지스트를 사용해서 형성된 레지스트 패턴의 포스트 베이크 후에 있어서의 제7도의 마스크 패턴 중의 A-A선 부분에 대응하는 레지스트 부분의 평면 패턴을 도시한 도면.
제9도 (b)는 제9도 (a)중의 발취 패턴 부분의 단면도.
제9도 (c)는 제9도 (b)의 레지스트 패턴을 그대로 마스크로서 이방성 에칭이 행해진 기판상의 산화막 부분의 단면을 도시한 도면.
제10도는 제9도 (c)의 산화막을 그대로 마스크로서 이온 주입이 행하여져 P+영역이 형성된 소자군 영역의 일부를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : N+형 실리콘층 2 : N-형 에피텍셜층
3 : P+영역 4 : 소자군 영역
5 : 장벽 금속층 및 금속전극 6 : 산화막(SiO2막)
7 : 이면 전극 10 : 반도체 기판
본 발명은 쇼트키·다이오드(schottky·diode)에 관한 것이다.
제6도는 일본국 특허공고(소) 제53-35,183호 공보에 개시되어 있는 쇼트키 장벽·다이오드(schottky barrier·diode)의 단면 구조를 도시하고 있고, N+형 실리콘층(61)위에 N형 에피텍셜층(62)를 성장시킨 반도체 기판(60)위에 산화막(63)을 형성해서 그 일부를 개구하고, 이 개구부에 장벽 금속층(64)를 접착시켜 쇼트키 장벽을 형성하고 있다. 그리고, 상기 N형 에피텍셜층(62)의 표면에 선택적으로 P+영역(65…)를 다수 형성하고 있다.
그런데, 종래의 쇼트키·다이오드의 제조시에 예를들면 포지티브 레지스트(positive resist)의 패턴 형성에 있어서 사용하는 마스크 패턴의 한 예를 제7도에 도시하고 있다. 이 마스크 패턴은 거의 3500μm×3500μm 영역내의 거의 3180μm×3180μm 영역을 규정하는 정사각형 링상의 분리 영역 규정용 패턴부(예를들면 50μm폭) (71)과, 이 분리 영역 형성용 패턴부(71)내에서 각각 예를들면 1μm×1μm의 미세한 발취 패턴(72)를 예를들면 5μm 피치(pitch)로 정사각 격자상의 배열로 다수를 갖는 소자군 영역 패턴부(그 일부를 취출하여 확대해서 제8도에 도시함.) (73)과, 상기 분리 영역 형성용 패턴부(71) 주위의 예를들면 150μm 폭의 절연막 영역을 극정하는 절연막 영역 균정용 패턴부(74)를 갖는다.
상기 마스크 패턴 및 포지티브 레지스트를 사용해서 PEP(포토에칭 프로세스 ; photo eching process) 처리를 행하면, 레지스트 패턴 형성후의 베이크(포스트 베이크 ; post bake)후에 있어서의 상기 마스크 패턴 중의 A-A선 부분에 대응하는 레지스트 패턴의 평면 패턴은 제9도 (a)에 도시한 것과 같이 되고, 이 레지스트 패턴(90)의 발취 패턴 부분의 단면은 제9도 (b)에 도시한 것과 같이 되고, 포스트 베이크 시에 있어서의 레지스트 패턴(90) 주변부로부터 중앙부를 향하는 열 수축에 의해서 패턴 형상의 변화가 생긴다.
이 경우, 상기 3180μm×3180μm의 레지스트 패턴의 최대 폭 부분에서 a%의 수축이 생겼다고 하면, 최대 폭 부분에서 3180(μm)×(a/100) =31.8×a(μm)의 치수 차이가 생긴다. 실제로, 레지스트 패턴의 주변부에서 1μm×1μm의 발취 패턴에 0.3μm의 치수 차이가 생기는 것이 인정되었다.
이와 같이 형상 변화가 생긴 레지스트 패턴(90)을 그대로 마스크로서 기판상의 산화막(예를들면 SiO2막)에 대한 이방성 에칭, 예를들면 반응성 이온에칭(RIE) 처리를 행하면, 제9도 (b)에 도시한 레지스트 패턴(90) 아래의 SiO2막 패턴의 단면은 제9도 (c)에 도시하였고, 이 SiO2막 패턴(91) 중앙부의 발취 치수 L2에 비해서 주변부의 발취 치수 L1이 작아진다.
이와 같이 패턴 중앙부와 패턴 주변부에서 발취 취수 L2, L1에 큰 차가 생긴 SiO2막 패턴(91)을 그대로 마스크로서 이온 주입 등을 행하여 기판내에 P+영역을 확산 형성하면, 소자군 영역의 주변부에서 P+영역의 폭이 없어지거나, 좁아지거나 하여, 장벽부의 패턴 치수가 정밀도 있게 형성되지 않게 된다. 이로 인해, 상기 P+영역 (64…)와 N형 에피텍셜층(62)와의 PN 접합에 역바이어스를 인가한 때에, 제10도에 도시한 바와 같이, 소자군 영역의 주변부에서 P+영역 (64…)의 주변에 형성되는 공핍층(100)이 결합하지 않거나 결합하기까지 상당한 역바이어스를 필요로 하므로, 누설 전류가 커져서, 양호한 전기적 특성이 얻어지지 않게 된다.
상술한 바와같이 종래의 쇼트키·다이오드는 그 제조에 있어서 예를들면 포지티브 레지스트를 사용할 경우, 레지스트의 소자군 영역 패턴부가 매우 크므로(거의 3180μm×3180μm 정도), 포스트 베이크시의 열수축에 의해서 레지스트의 형상 변화가 생기고, 이 레지스트 패턴을 그대로 마스크로서 기판상의 산화막에 대한 이방성 에칭 처리를 행하면, 레지스트 패턴의 중앙부와 주변부에서 산화막의 발취 치수에 큰 차이가 생기고, 장벽부의 패턴 치수가 정밀도 있게 형성되지 않는다는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로, 그 목적은 장벽부의 패턴 치수가 정밀도 있게 형성되고, 양호한 전기적 특성이 얻어지는 쇼트키·다이오드를 제공함에 있다.
본 발명의 쇼트키·다이오드는 제1도전형의 반도체 기판에서의 최대폭이 거의 500μm이하로 규정된 단위 영역 내의 표면에 상기 제1도전형과는 반대의 도전형을 갖는 영역이 소정의 배열에 따라서 분산하여 다수 형성된 영역을 1개의 반도체 펠릿(pellet)위에 복수개 갖고, 이들 각 영역 위에 장벽 전극이 형성되고, 각 영역이 병렬 접속해서 되는 것을 특징으로 한다.
최대폭이 거의 500μm이하로 규정된 단위 영역 내에서 각각 미세한 다수의 장벽부가 소정 배열에 따라서 분산하여 형성된 소자균 영역을 1개의 반도체 팰릿 위에 복수개를 갖는 것이므로, 제조에 있어서 사용하는 마스크 패턴 및 레지스트 패턴 영역을 최대폭이 거의 500μm이하가 되도록 작게 규정할 수 있다. 따라서, 이와 같이 작은 단위 영역으로 분할된 패턴을 갖는 마스크 패턴 및 레지스트를 사용해서 PEP 처리를 행하여 레지스트 패턴을 형성한 다음에서의 포스트 베이크 시의 열 수축에 의해서 생기는 레지스트의 형상 변화는 매우 적어진다. 이와 같은 지극히 근소한 형상 변화가 생긴 레지스트 패턴을 그대로 마스크로서 기판상의 산화막에 대한 이방형 에칭 처리를 행하면, 레지스트 패턴하의 산화막에서의 패턴 중앙부와 패턴 주변부에서 발취 치수가 거의 균등해진다. 이 산화막을 그대로 마스크로서 이온 주입 등을 행하여 기판 내에 반대 도전형 영역을 확산 형성하면, 소자군 영역 전면에 균일한 크기로 형성된다. 따라서, 이 소자군 영역 위에 장벽 금속층을 형성하면, 장벅부의 패턴 치수가 정밀도 있게 형성되게 된다. 이로 인해, 상기 반대 도전형 영역과 기판과의 사이에 역바이어스를 인가했을 때에 상기 반대 도전형 영역의 주변에 형성되는 공핍층이 거의 균일하게 발생하고, 누설 전류가 억제되어, 종래예에 비해서 양호한 전기적 특성이 얻어지게 된다.
이하, 도면을 참조해서 본 발명의 한 실시예를 상세히 설명한다.
제1도는 쇼트키·다이오드의 단면 구조를 도시한 것으로, 이 쇼트키·다이오드는 예를들면 N+형 실리콘층(1) 위에 N-형 에피텍셜층(2)를 성장시킨 제1도전형의 반도체 기판(10)의 표면[N-형 에피텍셜층(2)의 표면]에서의 최대폭이 거의 500μm이하로 규정된 단위 영역 내의 표면에 상기 제1도전형과는 반대의 도전형을 갖는 미세한 P+영역 (3…)이 소정 배열에 따라서 분산해서 다수 형성된 소자군 영역 (4…)를 1개의 반도체 펠릿 위에 복수개 갖고, 이들 각 소자군 영역(4)위에 장벽 금속층 및 금속 전극(5)가 형성됨으로써 각 소자가 병렬 접속되어 있다. 여기에서, (6)은 N-형 에피텍셜층(2)위에 형성되어 일부가 개구되어 있는 산화막(예를들면 SiO2막)이고, 이 SiO2막(6)의 개구부에서 기판 표면에 장벽 금속층(5)가 접착되어 있다. (7)은 이면전극(裏面電極)이다. 또한, 통상은 상술한 바와같이 장벽 금속층 및 금속 전극이 형성되지만, 장벽 금속층만 형성되는 경우도 있다. 또, 이 장벽 금속층은 1개만이라도 좋으나, 다수의 장벽 금속층을 사용해서, 이 다수의 장벽 금속층 위에 공통으로 금속 전극을 형성함으로써 각 소자를 병렬 접속하는 경우도 있다.
제2도는 상술한 제1도의 쇼트키·다이오드의 제조시에 예를들면 포지티브 레지스트의 패턴 형성에 있어서 사용되는 마스크 패턴의 한 예를 도시한 것이다. 이 마스크 패턴은 거의 3500μm×3500μm 영역내의 거의 3180μm×3180μm의 영역을 규정하는 정사각형 링상의 제1분리 영역 규정용 패턴부(예를들면 50μm폭)(21)과, 상기 영역을 각각 예를들면 거의 350μm×350μm의 단위 영역으로 분할하도록 규정하는 정사각형 형상의 제2분리 영역 규정용 패턴부(예를들면 1μm폭)(22)와, 이 각 단위 영역 내에서 각각 예를들면 1μm×1μm의 미세한 발취 패턴(20)을 예를들면 5μm 피치로 제8도에 도시한 바와같은 정사각 격자상의 배열로 다수 갖는 소자군 영역 패턴부(23)과, 상기 제1분리 영역 형성용 패턴부(21) 주위의 예를들면 150μm폭의 절연막 영역을 규정하는 절연막 영역 규정용 패턴부(24)를 갖는다.
다음으로, 상술한 제1도의 쇼트키·다이오드 제조공정의 한 예에 관해서 개요를 설명한다. 우선, N+형(0.001-0.003Ω·cm)의 두께 250μm의 실리콘 기판(1)위에 N-형 (0.7-0.9Ω·cm)의 두께 5-6μm의 에피텍셜층(2)를 형성하고, 또한, 표면에 두께 5000-10000Å의 SiO2막(6)을 형성한다. 다음으로, P+영역(3…)의 형성 예정 영역의 SiO2막을 PEP 에칭 처리에 의해 제거한다. 그리고, 상기 PEP 에칭 처리에 의해 제거된 영역의 기판상에 얇은 SiO2막을 형성한 다음, 붕소(B)이온을 주입한다. 다음으로, 이 주입 이온의 활성화 및 확산에 의해 접합 깊이 1-2μm의 P+영역 (3…)을 형성한다. 다음으로, SiO2막을 겟터(getter) 처리하고, 쇼트키 장벽 금속층의 접촉부의 형성 예정 영역의 SiO2막을 제지하고, 스패터(spatter)등에 의해 두께 2000Å의 장벽 금속층(Ti, Mo, HfV등) 및 두께 4-8μm의 전극 금속(예를들면 Al)(5) 를 형성한다. 다음으로, 이면전극(예를들면 400Å의 V, 8000Å의 Ni, 2000Å의 Au) (7)을 형성한다.
상기 제조공정에 있어서, P+영역 (3…)의 형성 예정 영역의 SiO2막을 PEP 처리할 때에, 제2도에 도시한 바와같은 마스크패턴 및 포지티브 레지스트를 사용해서 PEP 처리를 행하면, 레지스트 패턴 형성후의 베이크 후에 있어서의 상기 마스크 패턴 중의 B-B선 부분에 대응하는 레지스트 부분의 평면 패턴은 제3도 (a)에 도시한 바와같이 되고, 그 발취 패턴 부분의 단면은 제3도 (b)에 도시한 것같이 된다. 이 경우, 단위 영역의 레지스트 패턴(31)의 영역은 거의 350μm×350μm와 같이 작으므로, 포스트 베이크시에 있어서의 레지스트 패턴 주변부로부터 중앙부를 향하는 열 수축에 의해 레지스트의 형상 변화는 매우 적다.
즉, 이 경우, 거의 350μm×350μm의 단위 영역의 레지스트 패턴(23)의 각 변에서 a%×350(μm)÷100=a%×3.5의 수축이 생기고, 3.5×a(μm)의 치수 차이(종래에의 거의 1/10)밖에 생기지 않는다. 여기에서, a=0.01로 하면, 각 변에서의 치수 차이는 0.035μm로 되어, 레지스트 패턴(23)의 주변부에서 1μm×1μm의 발취 패턴에 0.035μm 정도의 치수 차이밖에 생기지 않는 것이 인정되었다. 즉, 단위 영역의 레지스트 패턴(23) 내에서의 발취 패턴 크기의 변동은 거의 3.5%로 되는 것이 인정되었다.
또한, 종래예의 경우, 치수 차이는 31.8×a(μm)이므로, a=0.01로 하면, 1μm×1μm의 발취 패턴으로 0.3μm 정도의 치수 차이가 발생한다.
이와 같은 지극히 근소한 형상 변화가 생긴 레지스트 패턴(31)[제3도 (a)에 평면 패턴을 도시함]을 그대로 마스크로서 기판(1) 위의 SiO2막에 대한 이방성 에칭, 예를들면 RIE 처리를 행하면 레지스트 패턴(31)[제3도 (b)에 단면을 도시함] 아래의 SiO2막 패턴의 단면은 제3도 (c)에 도시한 것같이 되고, 이 SiO2막 패턴(32)의 중앙부와 주변부에서 발취 치수 L이 거의 균등해진다. 이와 같이 SiO2막 패턴(32)를 그대로 마스크로서 이온 주입 등을 행하여 기판내에 P+영역 (3…)을 확산 형성하면, 소자군 영역(4)의 전면에 균일한 크기의 P+영역 (3…)이 형성된다. 따라서, 이 소자군 영역(4) 위에 장벽 금속층 및 금속 전극(5)를 형성하면, 장벽부의 패턴 치수가 정밀도 있게 형성되게 된다. 이로 인해, 상기 P+영역 (3…)과 N-형 에피텍셜층(2)와의 PN 접합에 역 바이어스를 인가했을 때[상기 장벽 금속층 위의 금속 전극(5)에 부(-), 이면전극(7)에 정(+) 전압을 인가했을 때]에, 제4도에 도시한 바와같이, P+영역 (3…) 주변에 형성되는 공핍층(40)이 거의 균일하게 발생하고, 누설 전류가 제어되어, 제5도에 도시한 바와같이, 종래예에 비해서 양호한 전기적 특성이 얻어진다. 이 경우, 상기 단위 영역의 레지스트 패턴(31) 내에서의 발취 패턴 크기의 변동은 거의 3.5%임에 대응해서, 소자군 영역(4)내에서의 P+영역(3…) 크기의 변동도 거의 3.5%가 된다고 생각된다.
또, 상기 실시예에서는, 단위 영역의 소자군 영역 (4)의 최대폭이 거의 350μm인 경우를 도시하였으나, 단위 영역의 최대폭을 거의 500μm 이하로 규정할 경우에는, 단위 영역의 레지스트 패턴 최대폭 부분에서의 치수 차이는 0.5μm 이하로 되고, 상기 실시예에서 기술한 바와같은 효과가 얻어지는 것이 확인되었다.
또, 상기 실시예에서는 1μm×1μm의 발취 패턴을 5μm 피치로 정사각 격자상의 배열로 다수 형성한 마스크 패턴을 사용할 경우를 도시했으나, 피치를 3μm, 4μm, 7μm로 한 마스크 패턴을 사용한 경우에도 상기 실시예와 동일한 효과가 얻어졌다.
상술한 바와같이 본 발명의 쇼트키·다이오드에 의하면, 그 제조에 있어서 사용하는 레지스트 패턴 영역을 최대폭이 거의 500μm 이하가 되도록 작게 규정할 수 있으므로, 레지스트 패턴 형성후의 포스트 베이크시의 열 수축에 의해서 생기는 레지스트의 형상 변화가 매우 적어진다. 이로 인해, 제1도전형 반도체 기판 표면의 소자균 영역 전면에, 제1도전형과는 반대 도전형 영역이 균일한 크기로 형성되므로, 장벽부의 패턴 치수를 정밀도 있게 형성할 수 있다.
따라서, 역 바이어스 인가시에 상기 반대 도전형 영역의 주변에 형성되는 공핍층이 거의 균일하게 발생하여, 누설 전류가 제어되고, 종래예에 비해서 양호한 전기적 특성이 얻어지게 된다.

Claims (1)

  1. 제1도전형 반도체 기판(10)에 있어서, 최대폭이 거의 500μm 이하로 규정된 단위 영역내의 표면에 상기 제1도전형과는 반대의 도전형을 갖는 영역(3)이 소정 배열에 따라서 분산하여 다수 형성된 영역(4)를 1개의 반도체 펠릿 위에 복수개 갖고, 이들 각 영역 위에 장벽 전극(5)가 형성되고, 각 영역이 병렬 접속해서 되는 것을 특징으로 하는 쇼트키·다이오드.
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