CN102569387A - 双扩散金属氧化物半导体器件 - Google Patents

双扩散金属氧化物半导体器件 Download PDF

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Abstract

本发明实施例公开了一种双扩散金属氧化物半导体器件，包括：源区、栅区和漏区；所述源区和栅区表面上分别对应设置有源极金属层和栅极金属层；所述源极金属层的图形与所述栅极金属层的图形不同。本实施例所提供的技术方案中，所述双扩散金属氧化物半导体器件中，源极金属层的图形与栅极金属层的图形不同，因此，后续器件封装制程中的封装设备能够根据图形的不同，实现区分并识别源极金属层和栅极金属层，该方案无需增大源极金属层和栅极金属层之间的距离，能够降低DMOS器件面积，进而实现降低生产成本，优化DMOS器件性能。此外，生产该DMOS器件无需增加专用于区分源极金属层和栅极金属层的工艺步骤，能够简化生产流程，提高生产效率。

Description

双扩散金属氧化物半导体器件
技术领域：
本发明涉及半导体器件制造技术领域，尤其涉及一种双扩散金属氧化物半导体器件。
背景技术：
DMOS(double-diffusion metal-oxide-semiconductor，双扩散金属氧化物半导体)器件与CMOS器件结构类似，包括源、栅、漏电极，其主要有两种类型，分为VDMOS(vertical double-diffusion mos，垂直双扩散金属氧化物半导体)器件和LDMOS(lateral double-diffusion mos，横向双扩散金属氧化物半导体)器件。DMOS器件是针对大电流、高电压的应用环境优化设计的，具有较好的热稳定性和频率稳定性、更高的增益、较高的耐久性、较低的噪音、较低的反馈电容、恒定的输入阻抗和简单的偏流电路，能够较佳的适用于要求宽频率范围、高线性度和较长使用寿命的应用。
现有技术中，在DMOS器件的生产过程中，需要进行器件封装制程，在器件封装过程中，由于DMOS器件的源极金属层和栅极金属层紧邻且外观相似，存在难以区分识别的问题。为此，目前业界通常采用的解决方案为：在源极金属层和栅极金属层之间设置一些缺口，或增大源极金属层和栅极金属层之间的距离，以实现在后续封装制程中，区分并识别源极金属层和栅极金属层。
然而，上述解决方案存在以下问题：如果缺口或源极金属层和栅极金属层之间的距离设置的不足够大，则难以解决封装时源极金属层和栅极金属层的识别问题，如果缺口或源极金属层和栅极金属层之间的距离设置的较大，则会增加DMOS器件的面积，导致生产成本增加，同时还会造成DMOS器件的电特性分布较差。
发明内容
为解决上述技术问题，本发明的目的在于提供一种双扩散金属氧化物半导体器件，以解决DMOS器件的源极金属层和栅极金属层在封装制程中，难以区分识别的问题，同时避免DMOS器件面积增加，实现降低生产成本，优化DMOS器件性能的效果。
为实现上述目的，本发明提供了如下技术方案：
一种双扩散金属氧化物半导体器件，包括：
源区、栅区和漏区；
所述源区和栅区表面上分别对应设置有源极金属层和栅极金属层；
所述源极金属层的图形与所述栅极金属层的图形不同。
优选的，
所述源极金属层和栅极金属层存在色差。
优选的，
所述源极金属层图形和/或所述栅极金属层图形分别由多个圆形、椭圆形和/或矩形组成；
所述源极金属层的图形与所述栅极金属层的图形不同。
优选的，
所述源极金属层图形和/或所述栅极金属层图形分别由多个正多边形和/或不规则多边形组成；
所述源极金属层的图形与所述栅极金属层的图形不同。
优选的，
所述源极金属层图形和/或所述栅极金属层图形分别由多个线条和/或点组成；
所述源极金属层的图形与所述栅极金属层的图形不同。
优选的，
所述双扩散金属氧化物半导体器件为垂直双扩散金属氧化物半导体器件。
优选的，
所述双扩散金属氧化物半导体器件为横向双扩散金属氧化物半导体器件。
优选的，
所述双扩散金属氧化物半导体器件为N沟道双扩散金属氧化物半导体器件。
优选的，
所述双扩散金属氧化物半导体器件为P沟道双扩散金属氧化物半导体器件。
应用本实施例所提供的技术方案，所述双扩散金属氧化物半导体器件中，源极金属层的图形与栅极金属层的图形不同，后续器件封装制程中的封装设备能够根据图形的不同，实现区分并识别源极金属层和栅极金属层，该方案无需增大源极金属层和栅极金属层之间的距离，能够降低DMOS器件面积，进而实现降低生产成本，优化DMOS器件性能。此外，生产该DMOS器件无需增加专用于区分源极金属层和栅极金属层的工艺步骤，能够简化生产流程，提高生产效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有的DMOS器件的一种局部结构示意图；
图2为本发明实施例一提供的DMOS器件的局部结构示意图。
具体实施方式
现有技术中的双扩散金属氧化物半导体器件，为了解决封装时源极金属层和栅极金属层的识别问题，在源极金属层和栅极金属层之间设置有一些缺口，或增大了源极金属层和栅极金属层之间的距离，如图1所示，为现有技术中的DMOS器件的局部结构示意图。因此，使存在器件面积较大、生产成本较高、电特性分布较差等问题。
为此，本发明实施例提供了一种双扩散金属氧化物半导体器件，包括：源区、栅区和漏区；所述源区和栅区表面上分别对应设置有源极金属层和栅极金属层；所述源极金属层的图形与所述栅极金属层的图形不同。
应用本实施例所提供的技术方案，所述双扩散金属氧化物半导体器件中，源极金属层的图形与栅极金属层的图形不同，后续器件封装制程中的封装设备能够根据图形的不同，实现区分并识别源极金属层和栅极金属层，该方案无需增大源极金属层和栅极金属层之间的距离，能够降低DMOS器件面积，进而实现降低生产成本，优化DMOS器件性能。此外，生产该DMOS器件无需增加专用于区分源极金属层和栅极金属层的工艺步骤，能够简化生产流程，提高生产效率。
以上是本申请的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一：
本实施例提供了一种DMOS器件，如图2所示，为所述DMOS器件的一种局部结构示意图，该DMOS器件具体可以包括：
源区、栅区和漏区；
所述源区和栅区表面上分别对应设置有源极金属层101和栅极金属层102；
所述源极金属层101的图形与所述栅极金属层102的图形不同。
本实施例所提供的双扩散金属氧化物半导体器件中，具体可以通过如下方式形成不同图形的源极金属层和栅极金属层：首先在源区和栅区表面淀积一层或多层金属层，在金属层表面涂布光刻胶，依次通过曝光和显影工序后，在光刻胶层中分别形成源极图形和栅极图形，其中栅极图形和源极图形不同，分别以光刻胶层中的源极图形和栅极图形为掩模，通过等离子体刻蚀工艺或其它刻蚀工艺，分别源极图形和栅极图形以外的金属层，形成源极金属层和栅极金属层。因栅极金属层的图形与光刻胶层中的栅极图形相同，源极金属层的图形与光刻胶层中的源极图形相同，且光刻胶层中的栅极图形和源极图形不同，因此得到的源极金属层的图形与所述栅极金属层的图形不同。
在由多个DMOS单元组合构成的DMOS器件中，源区、栅区和漏区与金属层之间还可以包括介质层，其中，介质层中设置有分别与源区、栅区和漏区接触的通孔，所述通孔中淀积有金属导电材质，所源极金属层和所述栅极金属层分别通过对应的通孔中的导电材质实现与源区和栅区的电性连接。此外，本实施例中，所述栅区和栅极金属层之间，还可以包括栅氧化层，基于DMOS器件的电性要求，所述栅氧化层可以比普通半导体器件更厚。同时，本实施例中，所述漏区表面也设置有漏极金属层，因其与本发明要解决的技术问题和提供的技术方案无关，在此不再赘述。
本实施例中，所述金属层的材质可以为钨、钛、铝和铜等导电金属材料，也可以为铝铜合金，所述金属层中还可以包括多层金属膜，如包括：钛膜、铝铜合金膜和用于作为抗反射层的氮化钛膜。
本实施例中，设置源极金属层的图形与所述栅极金属层的图形不同的主要目的是，通过不同的图形区分识别出源极金属层和栅极金属层，以便于实现后续封装制程，因此所述源极金属层的图形与所述栅极金属层的图形并没有过多的限制，具体的，所述源极金属层图形和/或所述栅极金属层图形可以由多个圆形、椭圆形和/或矩形组成；所述源极金属层图形和/或所述栅极金属层图形还可以由多个正多边形、不规则多边形和/或其它形状图形组成，此外，所述源极金属层图形和/或所述栅极金属层图形分别由多个线条和/或点组成，所述线条可以为弧线、直线和/或曲线。所述源极金属层的图形和/或栅极金属层的图形中可以由多个相同的图形或线条组成，也可以由多个不同形状的图形或线条组成。如：源极金属层的图形由多个圆形图形组成，栅极金属层的图形由多个正方形和三角形图形组成；或源极金属层的图形由多个矩形图形组成，栅极金属层的图形由多个椭圆形图形组成等等，在此不再赘述。
此外，本实施例所提供的DMOS器件中，通过对源极金属层和栅极金属层采用不同图形的设计，可以使所述源极金属层和所述栅极金属层存在明显的色差对比，确保后续器件封装制程中的封装设备能够区分并识别源极金属层和栅极金属层。
应用本实施例所提供的技术方案，所述双扩散金属氧化物半导体器件中，源极金属层的图形与栅极金属层的图形不同，后续器件封装制程中的封装设备能够根据图形的不同，实现区分并识别源极金属层和栅极金属层，该方案无需增大源极金属层和栅极金属层之间的距离，能够降低DMOS器件面积，进而实现降低生产成本，优化DMOS器件性能。此外，生产该DMOS器件无需增加专用于区分源极金属层和栅极金属层的工艺步骤，能够简化生产流程，提高生产效率。
实施例二：
DMOS器件分为VDMOS(vertical double-diffusion mos，垂直双扩散金属氧化物半导体)器件和LDMOS(lateral double-diffusion mos，横向双扩散金属氧化物半导体)器件两种类型。本实施例中，所述LDMOS器件和VDMOS器件中，其源极金属层的图形与栅极金属层的图形不同。
本实施例中所述DMOS器件可以为LDMOS器件。LDMOS器件是平面结构型，其源极、栅极和漏极都由器件的上表面引出，便于和其它器件集成。源区为自对准，栅金属层和漏区分离开来，以减少输入和反馈电容，并缓和短沟道效应。LDMOS器件通过源区和包围源区的阱区的共同扩散形成沟道，其开启电压与普通MOS管接近，一般用于高压功率电路。LDMOS器件中，源区和漏区之间设置有漂移区，该漂移区的杂质浓度较低，当LDMOS器件接高压时，漂移区呈现高阻状态，因此能够承受漏端的高电压。
本实施例中所述DMOS器件还可以为VDMOS器件。VDMOS器件是在硅衬底的背面生长一层外延层，电子流经沟道后改为垂直方向由衬底流出，因此，其漏极由硅片底面引出，硅片正面设置有源极和栅极，有利于提高集成度。与双极晶体管相比较，VDMOS器件的开关速度快，开关损耗小，输入阻抗高，驱动功率小，且其具有负的温度系数，并不存在双极功率的二次击穿问题，因此，其是开关应用和线性应用的理想的功率器件。
本实施例中，所述的LDMOS器件和VDMOS器件中，其源极金属层的图形与栅极金属层的图形不同，便于后续器件封装制程中的封装设备根据图形的不同，实现区分并识别源极金属层和栅极金属层。同时，生产该DMOS器件无需增加专用于区分源极金属层和栅极金属层的工艺步骤，能够简化生产流程，提高生产效率。
实施例三：
DMOS器件还可以按照载流粒子不同分为N沟道DMOS器件和P沟道DMOS器件。所述N沟道DMOS器件和P沟道DMOS器件中，其源极金属层的图形与栅极金属层的图形不同。
N沟道DMOS器件的衬底为N-型材料，在其衬底上设定的区域进行P型扩散形成P型区，并通过同一掩模板进行N+扩散，以形成源区和漏区，P型区的横向尺寸即为沟道长度，若其横向的扩散深度和垂直方向相同，则沟道长度可以控制在1um以内，由N-层可以得到较高的基础电压和较低的反馈电容，从而实现改进DMOS器件性能。
本实施例P沟道DMOS器件与N沟道DMOS器件的结构和形成方式相似，其掺杂的粒子类型相反，相似之处可参见上述N沟道DMOS器件，不再赘述。
本实施例中，所述的N沟道DMOS器件和P沟道DMOS器件中，其源极金属层的图形与栅极金属层的图形不同，便于后续器件封装制程中的封装设备能够根据图形的不同，实现区分并识别源极金属层和栅极金属层。
本发明实施例所提供的技术方案中，所述双扩散金属氧化物半导体器件中，源极金属层的图形与栅极金属层的图形不同，后续器件封装制程中的封装设备能够根据图形的不同，实现区分并识别源极金属层和栅极金属层，同时，无需增大源极金属层和栅极金属层之间的距离，能够降低DMOS器件面积，进而实现降低生产成本，优化DMOS器件性能。此外，生产该DMOS器件无需增加专用于区分源极金属层和栅极金属层的工艺步骤，能够简化生产流程，提高生产效率。
本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种双扩散金属氧化物半导体器件，其特征在于，包括：
源区、栅区和漏区；
所述源区和栅区表面上分别对应设置有源极金属层和栅极金属层；
所述源极金属层的图形与所述栅极金属层的图形不同。
2.根据权利要求1所述的双扩散金属氧化物半导体器件，其特征在于：
所述源极金属层和栅极金属层存在色差。
3.根据权利要求1或2所述的双扩散金属氧化物半导体器件，其特征在于：
所述源极金属层图形和/或所述栅极金属层图形分别由多个圆形、椭圆形和/或矩形组成；
所述源极金属层的图形与所述栅极金属层的图形不同。
4.根据权利要求1或2所述的双扩散金属氧化物半导体器件，其特征在于：
所述源极金属层图形和/或所述栅极金属层图形分别由多个正多边形和/或不规则多边形组成；
所述源极金属层的图形与所述栅极金属层的图形不同。
5.根据权利要求1或2所述的双扩散金属氧化物半导体器件，其特征在于：
所述源极金属层图形和/或所述栅极金属层图形分别由多个线条和/或点组成；
所述源极金属层的图形与所述栅极金属层的图形不同。
6.根据权利要求1或2所述的双扩散金属氧化物半导体器件，其特征在于：
所述双扩散金属氧化物半导体器件为垂直双扩散金属氧化物半导体器件。
7.根据权利要求1或2所述的双扩散金属氧化物半导体器件，其特征在于：
所述双扩散金属氧化物半导体器件为横向双扩散金属氧化物半导体器件。
8.根据权利要求1或2所述的双扩散金属氧化物半导体器件，其特征在于：
所述双扩散金属氧化物半导体器件为N沟道双扩散金属氧化物半导体器件。
9.根据权利要求1或2所述的双扩散金属氧化物半导体器件，其特征在于：
所述双扩散金属氧化物半导体器件为P沟道双扩散金属氧化物半导体器件。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0782201A1 (en) * 1995-12-28 1997-07-02 STMicroelectronics S.r.l. MOS-technology power device integrated structure
JP2006165441A (ja) * 2004-12-10 2006-06-22 Nec Electronics Corp 半導体装置及びその製造方法
CN101002330A (zh) * 2004-04-30 2007-07-18 西利康尼克斯股份有限公司 包括掩埋源电极的沟槽金属氧化物硅场效应晶体管及其制造方法
CN101093830A (zh) * 2006-06-22 2007-12-26 富士通株式会社 具有用作识别标记的符号图案的半导体器件及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5279659A (en) * 1975-12-25 1977-07-04 Citizen Watch Co Ltd Semiconductor device
JPS61114565A (ja) * 1984-11-09 1986-06-02 Hitachi Ltd 半導体装置
JPS6337656A (ja) * 1986-07-31 1988-02-18 Fuji Electric Co Ltd シヨツトキ−バリアダイオ−ド
JP2950569B2 (ja) * 1990-03-01 1999-09-20 株式会社東芝 Ｍｏｓ型電界効果トランジスタ
JPH04150043A (ja) * 1990-10-15 1992-05-22 Seiko Epson Corp 半導体装置
JP2919757B2 (ja) * 1994-11-14 1999-07-19 ローム株式会社 絶縁ゲート型半導体装置
JPH10261639A (ja) * 1997-03-19 1998-09-29 Oki Electric Ind Co Ltd 半導体ｉｃ装置
US7230273B2 (en) * 2002-06-13 2007-06-12 Matsushita Electric Industrial Co., Ltd. Semiconductor device with a plurality of semiconductor elements each including a wide band-gap semiconductor
JP4557507B2 (ja) * 2002-06-13 2010-10-06 パナソニック株式会社 半導体デバイス及びその製造方法
TWI223448B (en) * 2003-04-29 2004-11-01 Mosel Vitelic Inc DMOS device having a trenched bus structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0782201A1 (en) * 1995-12-28 1997-07-02 STMicroelectronics S.r.l. MOS-technology power device integrated structure
CN101002330A (zh) * 2004-04-30 2007-07-18 西利康尼克斯股份有限公司 包括掩埋源电极的沟槽金属氧化物硅场效应晶体管及其制造方法
JP2006165441A (ja) * 2004-12-10 2006-06-22 Nec Electronics Corp 半導体装置及びその製造方法
CN101093830A (zh) * 2006-06-22 2007-12-26 富士通株式会社 具有用作识别标记的符号图案的半导体器件及其制造方法

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