CN101093830A - 具有用作识别标记的符号图案的半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种具有用作识别标记的符号图案的半导体器件及其制造方法，其中构成部分电子电路的多个器件图案形成在衬底的表面上。在与器件图案同一层中形成用作识别标记的符号图案。器件图案的宽度位于设计规则的图案宽度范围内。符号图案由隔离的多个要素图案形成。要素图案是线性图案或者点图案。要素图案的宽度大于等于图案宽度范围的下限值的0.8倍，小于等于图案宽度范围的上限值的1.2倍。

Description

具有用作识别标记的符号图案的半导体器件及其制造方法
相关申请的交叉引用
本申请基于2006年6月22日申请的日本专利申请No.2006-172253并要求其优先权，在此通过引用合并其全部内容。
技术领域
本发明涉及一种半导体器件及其制造方法，该半导体器件具有用作晶片、芯片、工艺等的识别标记的符号图案。
背景技术
在半导体器件的制造中，为了进行工艺控制、产品控制等，在形成器件图案的同时，在半导体芯片或者在划片槽(scribe line)中形成诸如字符这样的符号图案。在制造期间或之后利用放大镜等观察所述符号图案，以用作产品和工艺的识别标记。
JP-A-HEI-3-82051公开了一种半导体器件的制造方法，其通过在晶片上附设各个芯片之间不同的符号而能够识别从一个晶片分离出的每个芯片的位置。
JP-A-2000-306822公开了一种半导体器件的制造方法，其通过形成由多个点图案构成的对准标记，即使在进行化学机械抛光(CMP)之后仍然能够识别对准标记。
JP-A-2005-181560公开了一种半导体器件的制造方法，其通过设置比构成识别标记原始图案的线更细的线、或者通过设置小点来形成具有视觉可识别尺寸的符号图案，而能够抑制裂纹生成。
传统上，根据可视性具有高优先级来确定用作识别标记的每个符号图案的线宽和形状。构成部分电路的器件图案的小型化进展使得符号图案的线宽要宽于同一层中的器件图案的线宽。符号图案可以包括没有包含在器件图案中的设计要素。例如，当形成其中埋入导电塞的通孔来连接上层和下层布线时，器件图案的设计要素仅包括三角形或正方形，而符号图案在一些情况下包括T字形或者交叉形状的设计要素。
关于器件图案的尺寸和形状，优化用于形成器件图案的一系列晶片处理的条件，例如曝光、蚀刻、成膜以及CMP。因此，如果在形成器件图案的同时形成的符号图案的尺寸和形状与器件图案的尺寸和形状有很大不同，那么会出现多种问题。将参照图9A到图10D来描述这些问题的实例。
参照图9A和图9D，将描述在符号图案的线宽与器件图案的线宽不同时出现的问题。
图9A是衬底在形成器件图案的区域中的横截面视图，而图9B是衬底在形成符号图案的区域中的横截面视图。在衬底100上形成层间绝缘膜101。通过层间绝缘膜101形成包含导电塞的通孔105和对应于符号图案的凹口106。例如，通孔105的平面形状是边长约为0.5μm的正方形，而对应于符号图案的凹口106的线宽约为2μm。
在使用钨膜110完全填充通孔105内部的情况下，将钨膜110沉积在层间绝缘膜101上。在这种情况下，尺寸比通孔105大的凹口106内部没有被钨膜110完全填充。
如图9C和图9D所示，通过化学机械抛光(CMP)去除钨膜110的多余部分。钨导电塞110a保留在通孔105内，而钨膜110b保留在凹口106内。由于凹口106内部没有被钨膜110完全填充，因此在钨膜110b的表面上产生压陷111，反映出凹口106的内部形状。在CMP期间使用的浆料等有时残留在压陷111中，对后续的工艺有不利影响。如果将氧化硅膜等沉积在层间绝缘膜101上，则在压陷111的台阶部分氧化硅膜变薄。
参照图10A和图10B，将描述当符号图案包含没有包含在器件图案中的设计要素时会出现的问题。
如图10A和图10B所示，考虑到形成直线式的器件图案120和以直角弯曲的符号图案121的情况。器件图案120的线宽是例如0.5μm。符号图案121的直线部分的线宽与器件图案120的线宽相同。将抗蚀膜曝光以形成对应于器件图案120和符号图案121的开口时的曝光和显影条件被优化，以使得器件图案120的形状符合其目标形状。
图10C和图10D示出实际形成的开口的实例。器件图案120的开口120A通常具有与目标器件图案120相同的形状。但是，符号图案121的开口121A在弯曲部分的位置变得比目标宽度宽。由于符号图案121的弯曲部分变得比目标宽度宽，因此如参照图9B和图9D所述，在CMP之后在表面上产生压陷。由于基本以直角弯曲的部分实际上是圆的，因此图案识别性降低。如果曝光条件被确定以便将弯曲部分的宽度设定为0.5μm，那么除了弯曲部分之外的直线部分变得比0.5μm窄。
发明内容
本发明的目的是提供一种半导体器件，其能够在符号图案形成工艺之后的工艺中抑制不利的影响。
根据本发明的一个方案，提供了一种半导体器件，其包括：
多个器件图案，形成在衬底表面上，构成部分电子电路；以及
符号图案，形成在与所述器件图案同一层中，将要用作识别标记；
其中，所述器件图案的宽度位于设计规则的图案宽度范围内，所述符号图案由隔离的多个要素图案形成，所述要素图案是线性图案或者点图案，并且所述要素图案的宽度大于等于所述设计规则的图案宽度范围的下限值的0.8倍，且小于等于所述设计规则的图案宽度范围的上限值的1.2倍。
根据本发明的另一个方案，提供了一种制造半导体器件的方法，其包括以下步骤：
在衬底的表面层中形成凹口，所述凹口包括构成部分电子电路的多个器件图案和将要用作识别标记的符号图案；
在所述衬底上设置导电膜以填充所述凹口；以及
通过化学机械抛光去除沉积在所述衬底的平坦表面上的导电膜，以留下所述凹口内的导电膜，
其中，所述器件图案的宽度位于设计规则的图案宽度范围内，所述符号图案由隔离的多个要素图案形成，所述要素图案是线性图案或者点图案，并且所述要素图案的宽度大于等于所述设计规则的图案宽度范围的下限值的0.8倍，且小于等于所述设计规则的图案宽度范围的上限值的1.2倍。
将符号图案的尺寸设定为满足上述条件，使得一般以与器件图案相同的精度来形成符号图案。因此，可以抑制因为符号图案的有缺陷形状而产生的不利影响。
附图说明
图1A和图1B分别是在制造根据实施例的半导体器件期间，器件图案区域和符号图案区域的横截面视图，并且图1C和图1D分别是图1A和图1B中所示区域的平面图。
图1E和图1F分别是在制造根据实施例的半导体器件期间，器件图案区域和符号图案区域的横截面视图，并且图1G和图1H分别是图1E和1F所示区域的平面图。
图1I、图1K和图1M分别是在制造根据实施例的半导体器件期间，器件图案区域的横截面视图，并且图1J、图1L和图1N分别是符号图案区域的横截面视图。
图2A、图2E、图2I和图2L是示出识别标记的原始图案的视图，图2B到图2D是表示图2A中所示的原始图案的符号图案，图2F到图2H是表示图2E中所示的原始图案的符号图案，图2J和图2K是表示图2I中所示的原始图案的符号图案，以及图2M和图2N是表示图2L中所示的原始图案的符号图案。
图3A是表示图2A中所示的原始图案的符号图案，图3B是表示图2I中所示的原始图案的符号图案，图3C是表示图2E中所示的原始图案的符号图案，图3D是表示图2L中所示的原始图案的符号图案。
图4A是表示图2A中所示的原始图案的符号图案，图4B是表示图2I中所示的原始图案的符号图案，图4C是表示图2E中所示的原始图案的符号图案，图4D是表示图2L中所示的原始图案的符号图案。
图5A、图5C和图5D是表示图2A中所示的原始图案的符号图案，以及图5B、5E和5F是表示图2I中所示的原始图案的符号图案。
图6是半导体晶片的平面图。
图7A和图7B是示出设置符号图案的区域的晶片平面图。
图8是示出布线图案和通过使用虚设图案形成的符号图案的平面图。
图9A和图9C是在制造根据现有技术的半导体器件期间，半导体器件的器件图案区域的横截面视图，以及图9B和9D是在制造根据现有技术的半导体器件期间，半导体器件的符号图案区域的横截面视图。
图10A和图10B是示出传统器件图案和符号图案的视图，以及图10C和10D分别是用于形成图10A和图10B中所示的图案的抗蚀开口的平面图。
具体实施方式
参照图1A到图1N，将描述根据实施例的半导体器件制造方法。
图1A和图1B分别是示出衬底上设置器件图案和符号图案的区域的横截面图视图。图1C和图1D分别是图1A和图1B中所示的区域的平面图。图1A和图1B分别是沿着图1C和图1D中所示的单点划线1A-1A和1B-1B截取的横截面图视图。
在硅半导体衬底1的表面层中形成隔离绝缘膜2以定义有源区3。例如，通过浅槽隔离(STI)方法来形成隔离绝缘膜2。在有源区3的部分表面上形成多晶硅等的栅电极5G。氧化硅等的栅极绝缘膜5I设置在栅电极5G与半导体衬底1之间。
在符号图案区中，在隔离绝缘膜2上形成硅符号图案6。符号图案6表示例如字母“L”，并且由纵向延伸的直线部分和横向延伸的直线部分构成。这两个直线部分被字符“L”的弯曲部分处的微小间隙分割开。
如图1E所示，执行通过离子注入形成延伸区的工艺、通过化学气相沉积(CVD)和各向异性蚀刻形成侧壁间隔物的工艺，以及通过离子注入形成深源极/漏极区的工艺，从而在有源区3中形成MOS晶体管5。在这种情况下，如图1F所示，在符号图案6的侧壁上也形成侧壁间隔物。
形成氧化硅等的层间绝缘膜10以覆盖MOS晶体管5和符号图案6。通过光刻和蚀刻技术在层间绝缘膜10中形成通孔11和12以及将由符号图案填充的凹口13。MOS晶体管5的源极/漏极区的部分表面分别暴露于通孔11和12的底部。将由符号图案填充的凹口13设置在图1F中所示的符号图案6附近。
图1G和图1H分别是图1E和图1F中所示的区域的平面图。图1E示出沿着图1G中所示的单点划线1E-1E截取的横截面视图，以及图1F示出沿着图1H中所示的单点划线1F-1F截取的横截面视图。
如图1G所示，通孔11和12分别设置在MOS晶体管5的源极/漏极区内，并且其平面通常为正方形。
如图1H所示，凹口13由隔离的五个要素图案构成，其中每一个具有直线式平面形状。将五个要素图案沿着原始图案的每个直线部分设置，该原始图案表示仅由直线构图的字母“C”。符号图案的与定义原始图案弯曲部分的两个直线部分相对应的两个要素图案彼此分离。以Ld表示通孔11和12每一个的平面形状的宽度(正方形一个边的长度)，并且以Ls表示构成凹口13的每个直线要素图案的线宽。由Ss表示彼此接近的两个要素图案之间的距离。
如图1I和图1J中所示，通过CVD等将钨等的导电膜20设置在层间绝缘膜10上，以填充通孔11和12以及凹口13。
如图1K和图1L中所示，对导电膜20进行CMP，直到暴露出层间绝缘膜10的表面。因此，由导电膜20制成的导电塞20a和20b保留在通孔11和12中。由导电膜20制成的符号图案20c保留在凹口13中。
如图1M和图1N中所示，在层间绝缘膜10上形成另一个层间绝缘膜30。层间绝缘膜30具有包括蚀刻停止膜、低介电常数(低k)绝缘材料膜、覆盖膜(cap film)等的叠层结构。在层间绝缘膜30中形成布线槽，并且铜(Cu)等的布线32a和32b填充该布线槽。布线32a和32b分别与调电塞20a和20b相连。在形成布线槽的同时，形成符号图案的凹口。Cu符号图案32c填充该凹口。通过形成Cu籽晶层的工艺、电解铜镀工艺以及CMP工艺来形成布线32a和32b以及符号图案32c。在必要时，通孔和布线槽的内表面可以由阻挡金属膜或者增强型紧密粘合膜(tight adhesion improving film)覆盖。
回到图1G和图1H继续描述。导电塞20a和20b填充通孔11和12。符号图案20c填充凹口13。
导电塞20a和20b的平面形状是正方形，并且每个边的长度(宽度)Ld是例如0.5μm。构成符号图案20c的直线要素图案的线宽Ls是大约0.5μm，约等于导电塞20a和20b的宽度。
在层间绝缘膜10中，只设置了导电塞作为构成部分电子电路的器件图案，而在图1M和图1N所示的层间绝缘膜30中，设置了直线式布线作为器件图案。在纵向和横向上具有相同尺寸的图案，例如导电塞，被称为点图案，而在一个方向上较长的图案，例如布线，被称为线图案。预先为设置器件图案的每一层确定能够形成的器件图案的宽度范围(设计规则的图案宽度范围)以及图案之间的最小值(设计规则的最小间隔)。
图1E到图1H中所示的导电塞11和12的宽度Ld等于关于层间绝缘膜10的设计规则的图案宽度范围的下限值。图1M中所示的布线32a和32b的线宽也等于关于该层的设计规则的图案宽度范围的下限值。图1H中所示的符号图案20c的每要素图案的宽度和图1N中所示的符号图案32c的每个要素图案的宽度近似等于关于同一层的设计规则的图案宽度范围的下限值。由于以上述方式将构成符号图案的每个要素图案的宽度设定为与设计规则的图案宽度范围的下限值相等，因此符号图案20c和32c的上表面是平坦的，如图1L和1N所示，如同导电塞11和12以及布线32a和32b的上表面的情况。因此，在CMP期间不会留下残余物并且使将在上表面上沉积的膜的厚度均匀。
符号图案20c和32c仅由直线形状的要素图案构成，而不包含弯曲部分和交叉部分。因此，可以防止弯曲部分或者交叉部分的线宽变得宽于直线部分的线宽。
优选地，将构成图1H所示的符号图案13的要素图案之间的最小距离Ss设定为约等于设计规则的最小间隔。
构成符号图案的线性或者点要素图案的宽度可以设定为在设计规则的图案宽度范围内，尽管上述实施例中将宽度设定为等于关于同一层的设计规则的图案宽度范围的下限值。如果要素图案的宽度位于设计规则的图案宽度范围内，那么可以保证上表面的平坦。通常，工艺条件包括一些余量。因此，如果要素图案的宽度与设计规则的图案宽度范围的上限值或下限值之间的差异较小，这可以保证上表面的平坦。由于足以识别符号图案的形状，因此构成符号图案的要素图案的宽度没有器件图案的宽度那样严格。因此，符号图案的宽度可以大于等于下限值的0.8倍并且小于等于上限值的1.2倍。
构成符号图案的要素图案之间距离的最小值可以大于等于设计规则的最小间距的0.8倍。
如果根据可视性具有高优先级来形成符号图案，那么符号图案的线宽优选为例如大约0.2μm。因此，如果设计规则的图案宽度范围的上限值是1μm或者更窄，那么构成符号图案的要素图案的宽度可能超过设计规则的图案宽度范围。如果设计规则的图案宽度的最大值是1μm或更小，那么由此可以预期对实施例的显著影响。
参照图2A到图5F，将描述符号图案的多个结构实例。
图2A示出仅由直线部分构成的阿拉伯数字“3”的原始图案。原始图案包括弯曲部分和交叉部分。图2B到图2D示出与图2A中所示的原始图案相对应的符号图案的实例。每个符号图案仅由隔离的线性图案构成。通过以一定间距设置彼此邻近的多个直线图案而在符号图案中配置原始图像的弯曲部分和交叉部分。构成符号图案的直线图案的宽度等于原始图案的直线部分的宽度。
图2E示出具有比图1A所示的原始图案的直线部分宽度宽的宽度的原始图案。图2F到图2H示出与图2E所示的原始图案相对应的符号图案的实例。原型的一个直线部分是由彼此平行设置的两个线性图案构成的。如果原始图案的直线部分的宽度超过设计规则的图案宽度范围的上限值，那么通过使用彼此平行设置的多个线性图案来形成原始图案的一个直线部分，将构成符号图案的要素图案的宽度设定在允许的范围内。
图2I示出仅由直线部分构成的字母“A”的原始图案。如图2A所示的情况下，表示“A”的原始图案包括弯曲部分和交叉部分。在图2A所示的情况下，弯曲部分和交叉部分的弯曲角度和交叉角度是90°，而在图2I所示的情况下，存在以不同于90°的角度弯曲的部分。图2J和2K示出与图2I所示的原始图案相对应的符号图案的实例。如图2B到2D所示的情况下，表示字母“A”的符号图案仅由隔离的线性图案构成。
图2L示出具有比图2I所示的原始图案宽的直线部分的原始图案。图2M和图2N示出与图2L所示的原始图案相对应的符号图案的实例。如图2F到图2H所示的情况下，原始图案的一个直线部分由符号图案中的两个线性图案构成。
图3A示出与图2A所示的表示“3”的原始图案相对应的符号图案的另一个实例，以及图3B示出与图2I所示的表示“A”的原始图案相对应的符号图案的另一个实例。图3C示出与图2E所示的表示“3”的粗原始图案相对应的符号图案的另一个实例，以及图3D示出与图2L所示的表示“A”的粗原始图案相对应的符号图案的另一个实例。在图3A到图3D所示的实例中，将隔离的点图案设置在对应于原始图案的弯曲部分和交叉部分的位置。将隔离的线性图案设置在除了弯曲部分和交叉部分之外的直线部分处。
由于将点图案设置在弯曲部分和交叉部分，因此可以容易地识别弯曲部分和交叉部分。如果通过自动图案识别来识别由符号图案表示的字符，那么可以改进识别精度。
图4A示出与图2A所示的表示“3”的原始图案相对应的符号图案的另一个实例，以及图4B示出与图2I所示的表示“A”原始图案相对应的符号图案的另一个实例。图4C示出与图2E所示的表示“3”的粗原始图案相对应的符号图案的另一个实例，以及图4D示出与图2L所示的表示“A”的粗原始图案相对应的符号图案的另一个实例。在图4A到图4D所示的实例中，仅由点图案形成符号图案。如果仅由点图案形成与符号图案同一层中的器件图案，那么通过仅由具有与器件图案相同尺寸的点图案形成符号图案，可以使得器件图案与符号图案在横截面形状上更加一致。例如，在包含填充通孔的导电塞的层中，仅设置点图案作为器件图案。
图5A示出与图2A所示的表示“3”的原始图案相对应的符号图案的另一个实例，以及图5B示出与图2I所示的表示“A”的原始图案相对应的符号图案的另一个实例。将以矩阵形状规则设置的点图案的一部分去除。去除点图案的区域对应于原始图案。对于图5C到图5F所示的符号图案，将以相等间距平行设置的线性图案的一部分去除以形成原始图案。通过将规则分布的要素图案的一部分以上述方式去除的区域形成原始图案的符号图案，被称为“翻转图案”。
根据图4A与图5A之间的比较，可以理解的是尽管显示出相同的原始图案，但点图案的分布密度是不同的。相似地，根据图2B与图5C之间的比较，可以理解的是尽管显示出相同的原始图案，但线图案的分布密度是不同的。在CMP期间，在铜布线密集的区域中隔离铜布线的绝缘膜上集中抛光垫的压力。因此，在铜布线的密集区域中绝缘膜和铜布线的上表面可能比在铜布线的稀疏区域中更加下陷。所述下陷称为侵蚀。侵蚀还出现在根据点图案和线性图案的分布密度来设置符号图案的区域。
通常，将CMP条件设定为使得在设置器件图案的区域难以出现侵蚀。因此，优选的是将设置符号图案的区域中的要素图案的分布密度设定为接近器件图案的分布密度。可以根据器件图案的分布密度，选择性地采用常规图案或者翻转图案作为符号图案。
接下来，参照图6到图7B，将描述设置符号图案的位置。
图6是半导体晶片50的平面图。在半导体晶片50的表面上定义以直角点阵形状设置的划片槽51。定义由划片槽51划分的多个芯片区域52。在每个芯片区域52中设置器件图案。在晶片工艺完成之后，沿着划片槽51将半导体晶片50分割为多个芯片52。
在图7A所示的实例中，将符号图案6和20c设置在划片槽51中。在图7B所示的实例中，将符号图案6和20c设置在芯片区52中。以这种方式，可以将符号图案设置在划片槽内或者芯片区内。
图8示出在芯片区内设置符号图案的实例。将紧密分布铜配线的两个区域60定义在芯片区内。将没有分布铜布线的区域61定义在两个区域60之间。为了使CMP期间在衬底平面内抛光速度一致，在没有分布铜布线的区域61内设置虚设图案62。例如，每个虚设图案62是以矩阵形状规则设置的点图案。通过去除规则设置的虚设图案62的一部分来形成翻转图案。在这种情况下，虚设图案62还作为构成符号图案的要素图案。
通过以这种方式使得虚设图案还作为构成符号图案的要素图案，即使不保留专用于符号图案的区域，仍然可以形成识别标记。
已经结合优选实施例描述了本发明。本发明不仅限于上述实施例。对于本领域的技术人员来说，应该清楚可以进行其它多种修改、改进、组合等。

Claims (13)

1.一种半导体器件，包括：
多个器件图案，形成在衬底表面上，构成部分电子电路；以及
符号图案，形成在与所述器件图案同一层中，将要用作识别标记；
其中，所述器件图案的宽度位于设计规则的图案宽度范围内，所述符号图案由隔离的多个要素图案形成，所述要素图案是线性图案或者点图案，并且所述要素图案的宽度大于等于所述设计规则的图案宽度范围的下限值的0.8倍，且小于等于所述设计规则的图案宽度范围的上限值的1.2倍。
2.根据权利要求1所述的半导体器件，其中所述多个要素图案中相邻的要素图案之间的最小间隔大于等于所述多个器件图案中相邻的器件图案之间的最小间隔的0.8倍。
3.根据权利要求1所述的半导体器件，其中所述设计规则的图案宽度范围的上限值小于等于1μm。
4.根据权利要求1所述的半导体器件，其中所述衬底是分割为多个芯片之前的晶片，在所述晶片的表面上定义由划片槽划分的多个器件区域，在所述器件区域内设置所述器件图案，并且在所述划片槽内设置所述符号图案。
5.根据权利要求1所述的半导体器件，其中所述符号图案表示从识别标记演变的原始图案，所述识别标记的所述原始图案包括弯曲部分或者交叉部分，所述符号图案具有设置在与所述原始图案的所述弯曲部分或者所述交叉部分相对应的位置处的点图案。
6.根据权利要求1所述的半导体器件，其中由没有设置构成所述符号图案的多个要素图案的区域来表示从识别标记演变的原始图案。
7.根据权利要求1所述的半导体器件，其中所述器件图案和所述符号图案的所述要素图案包括填充在所述衬底的表面层中形成的凹口的部件。
8.一种制造半导体器件的方法，包括以下步骤：
在衬底的表面层中形成凹口，所述凹口包括构成部分电子电路的多个器件图案和将要用作识别标记的符号图案；
在所述衬底上设置导电膜以填充所述凹口；以及
通过化学机械抛光去除沉积在所述衬底的平坦表面上的导电膜，以留下所述凹口内的导电膜，
其中，所述器件图案的宽度位于设计规则的图案宽度范围内，所述符号图案由隔离的多个要素图案形成，所述要素图案是线性图案或者点图案，并且所述要素图案的宽度大于等于所述设计规则的图案宽度范围的下限值的0.8倍，且小于等于所述设计规则的图案宽度范围的上限值的1.2倍。
9.根据权利要求8所述的制造半导体器件的方法，其中所述多个要素图案中相邻的要素图案之间的最小间隔大于等于所述多个器件图案中相邻的器件图案之间的最小间隔的0.8倍。
10.根据权利要求8所述的制造半导体器件的方法，其中所述设计规则的图案宽度范围的上限值小于等于1μm。
11.根据权利要求8所述的制造半导体器件的方法，其中所述衬底是分割为多个芯片之前的晶片，在所述晶片的表面上定义由划片槽划分的多个器件区域，在所述器件区域内设置所述器件图案，在所述划片槽内设置所述符号图案，所述制造半导体器件的方法还包括沿着所述划分槽切割所述衬底的步骤。
12.根据权利要求8所述的制造半导体器件的方法，其中所述符号图案表示从识别标记演变的原始图案，所述识别标记的所述原始图案包括弯曲部分或者交叉部分，所述符号图案具有设置在与所述原始图案的所述弯曲部分或者所述交叉部分相对应的位置处的点图案。
13.根据权利要求8所述的制造半导体器件的方法，其中由没有设置构成所述符号图案的多个要素图案的区域来表示从识别标记演变的原始图案。
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