JP5184003B2 - 半導体集積回路およびダミーパターンの配置方法 - Google Patents

Description

本発明は、回路の動作に寄与しないダミーパターンが設けられたダミー領域を有する半導体集積回路に関し、特に、ダミー領域に設けられる文字パターン（以下、「識別符号」とも記す。）の視認性を保ちつつ、回路のパターン密度を規定の範囲内にすることが可能なダミー領域を有する半導体集積回路、及び、該半導体集積回路の設計方法に関する。

半導体装置の製造においては、Al配線プロセスでは層間絶縁膜(SiO2)を、Cu配線プロセスでは配線のCuを、各々CMPで研磨するが、CMP研磨が均一に行われない場合、その後の露光工程において、ビア径や配線幅の寸法制御を行うことが厳しくなる。

そこで、この問題を解決するため、回路パターンの周囲にダミーパターンを配置する方法が知られている。このダミーパターンを配置する方法としては、例えば特許文献１に記載されているように、一定のピッチでダミーパターンを配置し、回路パターンと交差したものを削除する方法が知られている。
特開２００２−９１６１号公報 一方、半導体装置には、製品名、品種、型番、バージョン及びマスクのバージョンを示す数字や記号、会社のロゴ、検査時の目印その他の半導体装置を識別するための識別標識として、数字やアルファベット等の文字パターンが設けられている。これらは一般にロゴとも呼ばれ、通常はメタル層によって、半導体チップのコーナー部分等に形成されている。

この文字パターンを形成した領域にも特許文献１に記載の方法で、回路のダミーパターンを挿入することが考えられる。このため、文字パターン１１をクリアに視認することは極めて困難になる。

図３は、従来技術に係る文字パターンの一例を示す平面図である。図４〔ａ〕及び同図〔ｂ〕は、特許文献１に記載の方法によって、ダミーパターン１２が従来技術に係る文字パターン１１の部分へ挿入される前後における、図３のＢ−Ｂ´における断面図である。ダミーパターン１２が挿入される前に比較して、挿入された後は、上下層間において挿入されたダミーパターン１２が水平方向にずれてしまっている。

これを、図５を用いて、より分かり易く、以下に説明する。図５は、従来技術に係る文字パターンに、従来技術に係る方法によってダミーパターンが挿入された後の一例を示す平面図であって、図５〔ａ〕は、第１層目の従来技術に係る文字パターンに、従来技術に係る方法によってダミーパターンが挿入された後の一例を示す平面図である。同様に、図５〔ｂ〕は、第２層目の従来技術に係る文字パターンに、従来技術に係る方法によってダミーパターンが挿入された後の一例を示す平面図である。また、図５〔ｃ〕は、上記〔ａ〕（第１層目）と上記〔ｂ〕（第２層目）とを重ねた状態の平面図である。

従来技術に係る方法では、素子パターン（図示しない）および文字パターンの配置後に、素子パターンおよび文字パターンが配置された領域全体に、一定の形状（図５の例では矩形）および寸法を有するダミーパターンを一定のピッチで配置する。そして、回路パターンもしくは文字パターンと交差したダミーパターンを削除することによって、ダミーパターンが挿入される。

このとき、ダミーパターンの形状、寸法、配置ピッチ、および、配置の起点は、素子パターンの周囲において必要なパターン密度が得られる範囲で、ＣＡＤ処理の量が最小になるように決定される。このため、図５〔ａ〕又は図５〔ｂ〕に示すように、文字パターンとダミーパターンとの間の間隔が不均一となり、各層において視認性が低下する。しかも、各層毎に、素子パターンの形状、寸法及び配置等が異なるため、ダミーパターンの形状、寸法、配置ピッチ及び配置の起点も、層毎に異なる。従って、図５〔ｃ〕に示すように、複数の層に挿入されたダミーパターンが重なることにより、文字パターンの視認性は、著しく低下する。

しかし、特許文献１には、ダミーパターン挿入禁止領域である文字パターンの近傍へ、ダミーパターンを挿入した際に発生する、上記文字パターンの視認性悪化を回避する手段は開示されていない。

そこで、本発明は、ダミーパターンを配置した場合にも、視認性に優れた文字パターンを有する半導体集積回路、及び、該半導体集積回路に含まれる半導体集積回路パターンの設計方法の提供を目的とする。

上記の課題を解決するため、本発明は以下のような特徴を有する。
［１］半導体チップの回路領域に、回路を構成する回路素子を形成する複数層のパターンが配置されるとともに、前記半導体チップの前記回路領域を除く領域の少なくとも一部に、前記複数層の内の少なくとも１つの層の、前記回路の動作に寄与しないダミーパターンが、複数個配置されたダミー領域を有する半導体集積回路において、
前記ダミー領域に、一定の形状および寸法を有する前記ダミーパターンが一定のピッチで配置され、前記複数個のダミーパターンの一部が、前記少なくとも１つの層の接続パターンによって互いに接続されることにより、識別符号が形成されている。
［２］上記［１］に記載の半導体集積回路であって、前記ダミー領域は、それぞれが所定の寸法を有し、その全体にわたって前記一定の形状および寸法を有するダミーパターンが一定のピッチで配置されるとともに、前記複数個のダミーパターンの一部が、前記少なくとも１つの層の接続パターンによって互いに接続されることにより識別符号が形成された識別符号形成領域を複数含む。
［３］上記［１］又は［２］に記載の半導体集積回路であって、前記少なくとも１つの層が２以上の層からなる場合において、該２以上の層の前記ダミーパターンが、前記一定の形状及び寸法を有して互いに重なる位置に設けられる。
［４］半導体集積回路パターンの設計方法であって、半導体チップの回路領域に、回路を構成する回路素子を形成する複数層のパターンが配置されるとともに、前記半導体チップの前記回路領域を除く領域の少なくとも一部に、前記複数層の内の少なくとも１つの層の、前記回路の動作に寄与しないダミーパターンが、複数個配置されたダミー領域を有し、前記ダミー領域に、それぞれが所定の寸法を有し、その全体にわたって一定の形状および寸法を有する前記ダミーパターンが一定のピッチで配置されるとともに、その一部が、前記少なくとも１つの層の接続パターンによって互いに接続されることにより識別符号が形成された識別符号形成領域を複数有する半導体集積回路パターンの設計方法において、
前記識別符号形成領域を予め用意する工程と、
前記ダミー領域に、前記予め用意された識別符号形成領域を配置する工程とを含む。
［５］上記［４］の半導体集積回路パターンの設計方法であって、前記配置された識別符号形成領域にダミー禁止レイヤが被せられるダミー禁止レイヤ被覆工程と、
前記回路領域を含む領域にはダミーパターンが挿入されるとともに、前記識別符号形成領域には前記ダミー禁止レイヤによってダミー挿入が禁止される、ダミーパターン挿入工程とを含む。
［６］上記［４］又は［５］に記載の半導体集積回路パターンの設計方法によって設計された半導体集積回路パターンを有する半導体集積回路。

本発明によれば、識別符号（すなわち、文字パターン）の近傍にダミーパターンが挿入されていても、視認性に優れた識別符号を有する半導体集積回路、および該半導体集積回路の設計方法が提供される。

図１は、本発明に係る半導体集積回路の一例のダミー領域に形成された識別符号の一例を示す平面図である。図1に示すように、本発明に係る半導体集積回路のダミー領域には、ダミーパターンの一部が、少なくとも１つの層の接続パターンによって互いに接続されることによって、識別符号が形成される。

また、図1に示す例では、所定の寸法の領域全面に、一定の形状および寸法を有するダミーが一定ピッチで配置されるとともに、同じ層の接続パターンでダミーを接続することによって数字その他の識別符号が形成された識別符号形成領域が、複数、配置されている。

識別符号形成領域においては、文字パターンが、ダミーパターンを接続することによって形成されている。従って、文字パターンとダミーパターンとの間隔は、ほぼ均一であり、従来の方法で文字パターンの周囲にダミーパターンを挿入した場合に比較して、はるかに視認性が高い。また、文字パターンを形成するためのダミーパターンの形状、寸法、および配置ピッチは、回路パターンの周囲に挿入するためのダミーパターンの形状、寸法、および配置ピッチとは独立に決定することができる。従って、複数の層のダミーパターンを互いに重なる位置に設けることにより、複数の層が重なった場合にも視認性を高く保つことができる。

なお、上記の「所定の寸法の領域」の一例として、図１に、縦方向と横方向に各々同一の寸法を有する識別符号「２」〜「０」の領域と、横方向の寸法のみが「２」〜「０」の領域の１／２の寸法である「１」の領域とを示す。

さらにまた、少なくとも１つの層が２以上の層からなる場合において、該２以上の層の前記ダミーパターンが、互いに重なる位置に設けられることが望ましい。

このような構成とすることにより、視認性に優れた文字パターンを有する半導体集積回路を製造することができる。

次に、本発明に係る半導体装置の製造方法を説明する。

ＣＭＰプロセスにおいて良好な研磨状態を得るためには、半導体装置の製造領域における配線パターンの占める密度は、可能な限り均一であることが望ましい。ここでは、配線パターンの密度が、２０％以上８０％以下の範囲になるように設計上の制約が設けられているケースについて、説明する。
（１）識別符号を形成する領域に、同一寸法の矩形図形を、等間隔に配置する。例えば、図１に示すように１辺１μｍの正方形のパターンを、１μｍ間隔で、縦方向に１６個、横方向に１２個配置する。この配置の例では、パターン密度は２５％に達し、設計上の制約の下限値（２０％）を満足する。
（２）なお、矩形図形は、等間隔に配置されていれば、識別符号の視認性を確保するのには十分である。全ての格子点に矩形図形が配置されていても良いが、例えば、全ての格子点にではなく、１個おきの格子点に配置され、かつ、矩形図形同士の間隔が等しくなるように配置されていれば、識別符号の視認性を確保することは可能である。
（３）矩形図形は、全ての配線層において形成され、上から見た場合に、各層が完全に重なる位置に配置される。
（４）さらに、矩形図形の間を配線により接続して、任意の識別符号を形成する。識別符号は、最上層の配線層に形成するのみであってもよいが、下位の配線層に同一の識別符号を形成しても良い。文字を形成した後のパターン密度は、通常、５０％を超えることは無く、設計上の制約の上限値（８０％）を満足する。

次に、本発明に係る半導体集積回路パターンの設計方法について、説明する。
（ａ）任意の識別符号を作成するための識別符号形成領域を、部品（インスタンスとも呼ばれる。）として予め用意する。具体的には、識別符号形成領域全体に、一定の形状および寸法を有するダミーパターンを一定のピッチで配置し、その一部を同一の層の接続パターンによって互いに接続することにより識別符号を形成する。このように形成した識別符号形成領域を、半導体集積回路パターン設計用のＣＡＤシステムのライブラリに、部品として登録する。この部品は、ＣＡＤシステムを利用して設計する複数の半導体集積回路の設計において、共通に利用することができる。
（ｂ）次に、上記（ａ）で部品として予め用意した識別符号形成領域を、回路素子が形成されない領域に配置する。
（ｃ）また、識別符号だけではなく、回路素子を形成するパターンを配置する。なお、（ｃ）の順番は、上記（ｂ）の前であっても後であっても構わない。
（ｄ）次に、上記（ｂ）において配置された識別符号形成領域にダミーが挿入されないようにするために、識別符号形成領域にダミー禁止レイヤを被せる。
（ｅ）上記（ｂ）から（ｃ）によって形成された回路パターンの周囲に、例えば特許文献１に記載の方法によってダミーパターンが挿入される。その際、識別符号形成領域には、ダミー禁止レイヤを被せてあるため、余計なダミーは挿入されない。

上記の方法により形成された識別符号を半導体チップの上部から見た場合に、ダミーパターンに囲まれた識別符号を、従来よりも良く視認することができる。また、識別符号の近傍においても、正常な素子形成が可能な半導体集積回路、および該半導体集積回路の設計方法が提供される。

本発明に係る文字パターン（識別符号）の一例を示す平面図である。 図１のＡ−Ａ´における断面図である。 従来技術に係る文字パターンの一例を示す平面図である。 〔ａ〕従来技術に係る文字パターンに、特許文献１に記載の方法によってダミーパターンが挿入される前の、図３のＢ−Ｂ´における断面図である。 〔ｂ〕従来技術に係る文字パターンに、特許文献１に記載の方法によってダミーパターンが挿入された後の、図３のＢ−Ｂ´における断面図である。 〔ａ〕第１層目の従来技術に係る文字パターンに、従来技術に係る方法によってダミーパターンが挿入された後の一例を示す平面図である。 〔ｂ〕第２層目の従来技術に係る文字パターンに、従来技術に係る方法によってダミーパターンが挿入された後の一例を示す平面図である。 〔ｃ〕上記〔ａ〕（第１層目）と上記〔ｂ〕（第２層目）とを重ねた状態の平面図である。

符号の説明

１ 第１層目の配線層
２ 第２層目の配線層
３ 第３層目の配線層
４ 第４層目の配線層
５ 第５層目の配線層
６ 第６層目の配線層
１１ 文字パターン（識別符号）
１２ ダミーパターン
１３ 識別符号形成領域
１００ ダミー領域

Claims (6)

1. 半導体チップの回路領域に、回路を構成する回路素子を形成する複数層のパターンが配置されるとともに、前記半導体チップの前記回路領域を除く領域の少なくとも一部に、前記複数層の内の少なくとも１つの層の、前記回路の動作に寄与しないダミーパターンが、複数個配置されたダミー領域を有する半導体集積回路において、
   前記ダミー領域に、一定の形状および寸法を有する前記ダミーパターンが一定のピッチで配置され、前記複数個のダミーパターンの一部が、前記少なくとも１つの層の接続パターンによって互いに接続されることにより、識別符号が形成されていることを特徴とする半導体集積回路。
2. 前記ダミー領域は、それぞれが所定の寸法を有し、その全体にわたって前記一定の形状および寸法を有するダミーパターンが一定のピッチで配置されるとともに、前記複数個のダミーパターンの一部が、前記少なくとも１つの層の接続パターンによって互いに接続されることにより識別符号が形成された識別符号形成領域を複数含むことを特徴とする請求項１に記載の半導体集積回路。
3. 前記少なくとも１つの層が２以上の層からなる場合において、該２以上の層の前記ダミーパターンが、前記一定の形状及び寸法を有して互いに重なる位置に設けられることを特徴とする請求項１又は２に記載の半導体集積回路。
4. 半導体チップの回路領域に、回路を構成する回路素子を形成する複数層のパターンが配置されるとともに、前記半導体チップの前記回路領域を除く領域の少なくとも一部に、前記複数層の内の少なくとも１つの層の、前記回路の動作に寄与しないダミーパターンが、複数個配置されたダミー領域を有し、前記ダミー領域に、それぞれが所定の寸法を有し、その全体にわたって一定の形状および寸法を有する前記ダミーパターンが一定のピッチで配置されるとともに、その一部が、前記少なくとも１つの層の接続パターンによって互いに接続されることにより識別符号が形成された識別符号形成領域を複数有する半導体集積回路パターンの設計方法において、
   前記識別符号形成領域を予め用意する工程と、
   前記ダミー領域に、前記予め用意された識別符号形成領域を配置する工程とを含むことを特徴とする半導体集積回路パターンの設計方法。
5. 前記配置された識別符号形成領域にダミー禁止レイヤが被せられるダミー禁止レイヤ被覆工程と、
   前記回路領域を含む領域にはダミーパターンが挿入されるとともに、前記識別符号形成領域には前記ダミー禁止レイヤによってダミー挿入が禁止される、ダミーパターン挿入工程とを含むことを特徴とする請求項４に記載の半導体集積回路パターンの設計方法。
6. 請求項４又は５に記載の半導体集積回路パターンの設計方法によって設計された半導体集積回路パターンを有することを特徴とする半導体集積回路。