CN115020330A - 有源区金属零层的制造方法 - Google Patents

有源区金属零层的制造方法 Download PDF

Info

Publication number
CN115020330A
CN115020330A CN202210597551.5A CN202210597551A CN115020330A CN 115020330 A CN115020330 A CN 115020330A CN 202210597551 A CN202210597551 A CN 202210597551A CN 115020330 A CN115020330 A CN 115020330A
Authority
CN
China
Prior art keywords
layer
interlayer film
zero
etching
stop layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210597551.5A
Other languages
English (en)
Inventor
周思敏
李润领
陈明志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN202210597551.5A priority Critical patent/CN115020330A/zh
Publication of CN115020330A publication Critical patent/CN115020330A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种有源区金属零层的制造方法，包括：步骤一、提供完成了栅极置换工艺的半导体衬底并形成第一刻蚀停止层。步骤二、形成第一层层间膜。步骤三、形成有源区金属零层的沟槽，包括：定义出沟槽的形成区域。进行停止在第一刻蚀停止层的表面上的第一次刻蚀。进行停止在第零层层间膜的表面上的第二次刻蚀。对第零层层间膜进行第三次刻蚀，第一刻蚀停止层对第零层层间膜的刻蚀区域进行精确定义，防止沟槽呈保龄球形貌。步骤四、在沟槽中填充金属形成有源区金属零层。本发明能改善有源区金属零层的沟槽的形貌，能防止出现填充缺陷。

Description

有源区金属零层的制造方法
技术领域
本发明涉及一种半导体集成电路的制造方法，特别涉及一种有源区金属零层(M0A)的制造方法。
背景技术
如图1所示，是现有有源区金属零层的制造方法中形成沟槽后的器件剖面结构示意图；现有有源区金属零层的制造方法包括如下步骤：
步骤一、提供完成了栅极置换工艺的半导体衬底101。
所述栅极置换工艺在伪栅极结构去除区域中形成栅极结构105，所述栅极结构105由栅介质层和金属栅叠加而成，在所述栅极结构105之间形成第零层层间膜110，所述栅极结构105的顶部表面和所述第零层层间膜110的顶部表面相平。
通常，所述第零层层间膜110的材料包括氧化层或低介电常数材料。
所述半导体衬底101包括硅衬底。
在所述半导体衬底101上形成有场氧102，所述有源区由所述场氧102环绕区域的所述半导体衬底101组成。
所述伪栅极结构由伪栅介质层和多晶硅伪栅叠加而成。所述伪栅介质层的材料包括氧化层。
所述栅介质层包括高介电常数层；所述金属栅包括金属功函数层和金属导电材料层的叠加结构。
在步骤一之前，还包括：
在所述伪栅极结构的侧面形成侧墙106。在一些实施例中，所述侧墙106的材料包括氧化层或氮化层。
在所述伪栅极结构两侧的所述有源区的表面形成源漏区。
在所述源漏区中形成有嵌入式外延层。
在同一所述半导体衬底101上同时集成有NMOS和PMOS。图1中，大括号103所示的区域为NMOS的形成区域，大括号104所示的区域为PMOS的形成区域。
在所述NMOS的形成区域中，所述嵌入式外延层107的材料包括SiP；
在所述PMOS的形成区域中，所述嵌入式外延层108的材料包括SiGe。
在形成所述第零层层间膜110之前，还包括形成接触刻蚀停止层109的步骤；
所述接触刻蚀停止层109覆盖在所述伪栅极结构的顶部表面、所述伪栅极结构的侧面和所述伪栅极结构之间的所述源漏区表面；
在对所述第零层层间膜110进行平坦化后，所述伪栅极结构顶部表面的所述接触刻蚀停止层109被去除。
步骤二、形成第一层层间膜111。
通常，所述第一层层间膜111的材料采用氧化层。
通常，还会在所述第一层层间膜111中插入中间掩膜层，中间掩膜层由TiN层112和氮化硅层113叠加而成。所述中间掩膜层设置在所述栅极结构105间隔较大的区域中，用于使后续的金属化学机械研磨工艺中各区域的研磨负载均匀。插入所述中间掩膜层后，所述第一层层间膜111分为两层，分别为底层111a和顶层111b。
底层111a采用PECVD形成氧化层即采用PEOX。顶层111b采用CVD工艺如采用LAM设备的CVD工艺形成。
底层111a的厚度为
Figure BDA0003668448200000021
TiN层112的厚度为
Figure BDA0003668448200000022
氮化硅层113的厚度为
Figure BDA0003668448200000023
顶层111b的厚度约为
Figure BDA0003668448200000024
步骤三、进行刻蚀形成有源区金属零层的沟槽114，包括：
定义出所述沟槽114的形成区域。
对所述第一层层间膜111和所述第零层层间膜110进行一次刻蚀形成所述沟槽114。
在实际工艺中，所述第一层层间膜111和所述第零层层间膜110的材料的工艺结构是有差异，即使都为氧化层，但是形成工艺不同，也会使得二者的材料具有差异，在对所述第一层层间膜111和所述第零层层间膜110的刻蚀过程中，无法保证各位置的刻蚀速率相同，这使得定义的图形在向下传递过程中会产生差异，容易在刻蚀所述第零层层间膜110时使沟槽114的宽度增加，宽度增加区域如虚线圈115所示，从而使沟槽114呈保龄球形貌(bowling profile)，这种形貌不利于后续金属的填充。
步骤四、在所述沟槽114中填充金属形成所述有源区金属零层。
所述有源区金属零层的金属材料包括钨。
图2是图1对应的照片，照片为通过电子显微镜照片，可以看出，沟槽114a的底部区域115的宽度会增加，从而使得沟槽114的形貌呈保龄球形貌。在所述有源区金属零层填充所述沟槽114，容易形成标记116所示的空隙，这会影响产品质量。
发明内容
本发明所要解决的技术问题是提供一种有源区金属零层的制造方法，能改善有源区金属零层的沟槽的侧面形貌，能防止在沟槽呈保龄球形貌并从而能防止出现填充缺陷。
为解决上述技术问题，本发明提供的有源区金属零层的制造方法包括如下步骤：
步骤一、提供完成了栅极置换工艺的半导体衬底并形成第一刻蚀停止层；所述栅极置换工艺在伪栅极结构去除区域中形成栅极结构，所述栅极结构由栅介质层和金属栅叠加而成，在所述栅极结构之间形成第零层层间膜，所述栅极结构的顶部表面和所述第零层层间膜的顶部表面相平，所述第一刻蚀停止层形成在所述栅极结构的顶部表面和所述第零层层间膜的顶部表面；所述第一刻蚀停止层和所述第零层层间膜的材料不同使所述第一刻蚀停止层和所述第零层层间膜具有不同的刻蚀速率。
步骤二、在所述第一刻蚀停止层的顶部表面形成第一层层间膜；所述第一刻蚀停止层和所述第一层层间膜的材料不同使所述第一刻蚀停止层和所述第一层层间膜具有不同的刻蚀速率。
步骤三、进行刻蚀形成有源区金属零层的沟槽，包括：
定义出所述沟槽的形成区域。
进行第一次刻蚀，所述第一次刻蚀将所述沟槽的形成区域中的所述第一层层间膜去除并停止在所述第一刻蚀停止层的表面上。
进行第二次刻蚀将所述第一刻蚀停止层去除并停止在所述第零层层间膜的表面上。
进行第三次刻蚀将所述沟槽的形成区域中的所述第零层层间膜去除并从而形成穿过所述第一层层间膜、所述第一刻蚀停止层和所述第零层层间膜的所述沟槽；在所述第三次刻蚀中，所述第一刻蚀停止层对所述第零层层间膜的刻蚀区域进行精确定义，从而防止所述沟槽呈保龄球形貌。
所述沟槽底部暴露出由所述半导体衬底形成的有源区。
步骤四、在所述沟槽中填充金属形成所述有源区金属零层。
进一步的改进是，所述第零层层间膜的材料包括氧化层或低介电常数材料。
进一步的改进是，所述第零层层间膜的形成工艺包括PECVD，SACVD，HDPCVD或HARP工艺。
进一步的改进是，所述第一层层间膜的材料包括氧化层或低介电常数材料。
进一步的改进是，所述第一刻蚀停止层的材料包括氮化硅。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，在所述半导体衬底上形成有场氧，所述有源区由所述场氧环绕区域的所述半导体衬底组成。
进一步的改进是，所述伪栅极结构由伪栅介质层和多晶硅伪栅叠加而成。
进一步的改进是，在步骤一之前，还包括：
在所述伪栅极结构的侧面形成侧墙；
在所述伪栅极结构两侧的所述有源区的表面形成源漏区。
进一步的改进是，在所述源漏区中形成有嵌入式外延层。
进一步的改进是，在同一所述半导体衬底上同时集成有NMOS和PMOS；
在所述NMOS的形成区域中，所述嵌入式外延层的材料包括SiP；
在所述PMOS的形成区域中，所述嵌入式外延层的材料包括SiGe。
进一步的改进是，在形成所述第零层层间膜之前，还包括形成接触刻蚀停止层的步骤；
所述接触刻蚀停止层覆盖在所述伪栅极结构的顶部表面、所述伪栅极结构的侧面和所述伪栅极结构之间的所述源漏区表面；
在对所述第零层层间膜进行平坦化后，所述伪栅极结构顶部表面的所述接触刻蚀停止层被去除。
进一步的改进是，步骤三中，所述第三次刻蚀停止在所述接触刻蚀停止层的表面上；
之后还包括去除所述接触刻蚀停止层的步骤，使所述沟槽底部的所述有源区表表面暴露。
进一步的改进是，所述有源区金属零层的金属材料包括钨。
进一步的改进是，所述栅介质层包括高介电常数层；所述金属栅包括金属功函数层和金属导电材料层的叠加结构。
本发明通过在栅极置换工艺完成后，在形成第一层层间膜之前，还增加了形成第一刻蚀停止层的步骤，第一刻蚀停止层的材料和底部的第零层层间膜以及顶部的第一层层间膜的材料都不同，这使得第一刻蚀停止层和第一层层间膜之间以及第一刻蚀停止层和第零层层间膜之间能实现选择性刻蚀，使得沟槽的刻蚀能实现分级刻蚀，即依次对第一层层间膜、第一刻蚀停止层和第零层层间膜进行刻蚀，分级刻蚀能实现图形的精确传递并从而防止沟槽的底部产生变形，特别是能防止沟槽呈保龄球形貌，从而能提升金属填充沟槽的能力，防止在有源区金属零层中出现填充空隙，从而提升器件性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有有源区金属零层的制造方法中形成沟槽后的器件剖面结构示意图；
图2是图1对应的照片；
图3是本发明实施例有源区金属零层的制造方法的流程图；
图4A-图4F是本发明实施例有源区金属零层的制造方法各步骤中的器件剖面结构示意图。
具体实施方式
如图3所示，是本发明实施例有源区金属零层的制造方法的流程图；如图4A至图4F所示，是本发明实施例有源区金属零层的制造方法各步骤中的器件剖面结构示意图；本发明实施例有源区金属零层的制造方法包括如下步骤：
步骤一、如图4A所示，提供完成了栅极置换工艺的半导体衬底201。
所述栅极置换工艺在伪栅极结构去除区域中形成栅极结构205，所述栅极结构205由栅介质层和金属栅叠加而成，在所述栅极结构205之间形成第零层层间膜210，所述栅极结构205的顶部表面和所述第零层层间膜210的顶部表面相平。
本发明实施例中，所述第零层层间膜210的材料包括氧化层或低介电常数材料。
所述第零层层间膜210的形成工艺包括PECVD，SACVD，HDPCVD或HARP工艺。
所述半导体衬底201包括硅衬底。
在所述半导体衬底201上形成有场氧202，所述有源区由所述场氧202环绕区域的所述半导体衬底201组成。在一些实施例中，所述场氧202采用浅沟槽216隔离(STI)。
所述伪栅极结构由伪栅介质层和多晶硅伪栅叠加而成。所述伪栅介质层的材料包括氧化层。
所述栅介质层包括高介电常数层；所述金属栅包括金属功函数层和金属导电材料层的叠加结构。
在步骤一之前，还包括：
在所述伪栅极结构的侧面形成侧墙206。在一些实施例中，所述侧墙206的材料包括氧化层或氮化层。
在所述伪栅极结构两侧的所述有源区的表面形成源漏区。
在所述源漏区中形成有嵌入式外延层。
在同一所述半导体衬底201上同时集成有NMOS和PMOS。图4A中，大括号203所示的区域为NMOS的形成区域，大括号204所示的区域为PMOS的形成区域。
在所述NMOS的形成区域中，所述嵌入式外延层207的材料包括SiP；
在所述PMOS的形成区域中，所述嵌入式外延层208的材料包括SiGe。
在形成所述第零层层间膜210之前，还包括形成接触刻蚀停止层209的步骤；
所述接触刻蚀停止层209覆盖在所述伪栅极结构的顶部表面、所述伪栅极结构的侧面和所述伪栅极结构之间的所述源漏区表面；
在对所述第零层层间膜210进行平坦化后，所述伪栅极结构顶部表面的所述接触刻蚀停止层209被去除。
如图4B所示，形成第一刻蚀停止层211。所述第一刻蚀停止层211形成在所述栅极结构205的顶部表面和所述第零层层间膜210的顶部表面；所述第一刻蚀停止层211和所述第零层层间膜210的材料不同使所述第一刻蚀停止层211和所述第零层层间膜210具有不同的刻蚀速率。
本发明实施例中，所述第一刻蚀停止层211的材料包括氮化硅。
步骤二、如图4C所示，在所述第一刻蚀停止层211的顶部表面形成第一层层间膜212；所述第一刻蚀停止层211和所述第一层层间膜212的材料不同使所述第一刻蚀停止层211和所述第一层层间膜212具有不同的刻蚀速率。
本发明实施例中，所述第一层层间膜212的材料采用氧化层。在其他实施例中，也能为：所述第一层层间膜212的材料采用低介电常数材料。
在一些实施例中，还会在所述第一层层间膜212中插入中间掩膜层，图4C中，中间掩膜层由TiN层213和氮化硅层214叠加而成。所述中间掩膜层设置在所述栅极结构205间隔较大的区域中，用于使后续的金属化学机械研磨工艺中各区域的研磨负载均匀。插入所述中间掩膜层后，所述第一层层间膜212分为两层，分别为底层212a和顶层212b。
在一些实施例中，底层212a采用PECVD形成氧化层即采用PEOX。顶层212b采用LAMCVD工艺形成。
在一些实施例中，底层212a的厚度为
Figure BDA0003668448200000071
TiN层213的厚度为
Figure BDA0003668448200000072
氮化硅层214的厚度为
Figure BDA0003668448200000073
顶层212b的厚度约为
Figure BDA0003668448200000074
在一些实施例中，还包括在所述第一层层间膜212的表面形成TiN层215并对TiN层215进行图形化刻蚀。TiN层215覆盖在不会形成有源区金属零层的源漏区的顶部。所述TiN层215的图形化刻蚀会对的顶层212b造成小于等于
Figure BDA0003668448200000075
的损耗，使得顶层212b的厚度约为
Figure BDA0003668448200000076
步骤三、进行刻蚀形成有源区金属零层的沟槽216，包括：
定义出所述沟槽216的形成区域。
如图4D所示，进行第一次刻蚀，所述第一次刻蚀将所述沟槽216的形成区域中的所述第一层层间膜212去除并停止在所述第一刻蚀停止层211的表面上。所述第一次刻蚀形成所述沟槽216的顶部部分216a。
如图4E所示，进行第二次刻蚀将所述第一刻蚀停止层211去除并停止在所述第零层层间膜210的表面上。所述第二次刻蚀完成后，所述沟槽216的深度加深并用标记216b表示。
如图4F所示，进行第三次刻蚀将所述沟槽216的形成区域中的所述第零层层间膜210去除并从而形成穿过所述第一层层间膜212、所述第一刻蚀停止层211和所述第零层层间膜210的所述沟槽216；在所述第三次刻蚀中，所述第一刻蚀停止层211对所述第零层层间膜210的刻蚀区域进行精确定义，从而防止所述沟槽216呈保龄球形貌。
所述沟槽216底部暴露出由所述半导体衬底201形成的有源区。
本发明实施例中，所述第三次刻蚀停止在所述接触刻蚀停止层209的表面上；
之后还包括去除所述接触刻蚀停止层209的步骤，使所述沟槽216底部的所述有源区表表面暴露。
步骤四、在所述沟槽216中填充金属形成所述有源区金属零层。
本发明实施例中，所述有源区金属零层的金属材料包括钨。
本发明实施例通过在栅极置换工艺完成后，在形成第一层层间膜212之前，还增加了形成第一刻蚀停止层211的步骤，第一刻蚀停止层211的材料和底部的第零层层间膜210以及顶部的第一层层间膜212的材料都不同，这使得第一刻蚀停止层211和第一层层间膜212之间以及第一刻蚀停止层211和第零层层间膜210之间能实现选择性刻蚀，使得沟槽216的刻蚀能实现分级刻蚀，即依次对第一层层间膜212、第一刻蚀停止层211和第零层层间膜210进行刻蚀，分级刻蚀能实现图形的精确传递并从而防止沟槽216的底部产生变形，特别是能防止沟槽216呈保龄球形貌，从而能提升金属填充沟槽216的能力，防止在有源区金属零层中出现填充空隙，从而提升器件性能。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种有源区金属零层的制造方法，其特征在于，包括如下步骤：
步骤一、提供完成了栅极置换工艺的半导体衬底并形成第一刻蚀停止层；所述栅极置换工艺在伪栅极结构去除区域中形成栅极结构，所述栅极结构由栅介质层和金属栅叠加而成，在所述栅极结构之间形成第零层层间膜，所述栅极结构的顶部表面和所述第零层层间膜的顶部表面相平，所述第一刻蚀停止层形成在所述栅极结构的顶部表面和所述第零层层间膜的顶部表面；所述第一刻蚀停止层和所述第零层层间膜的材料不同使所述第一刻蚀停止层和所述第零层层间膜具有不同的刻蚀速率；
步骤二、在所述第一刻蚀停止层的顶部表面形成第一层层间膜；所述第一刻蚀停止层和所述第一层层间膜的材料不同使所述第一刻蚀停止层和所述第一层层间膜具有不同的刻蚀速率；
步骤三、进行刻蚀形成有源区金属零层的沟槽，包括：
定义出所述沟槽的形成区域；
进行第一次刻蚀，所述第一次刻蚀将所述沟槽的形成区域中的所述第一层层间膜去除并停止在所述第一刻蚀停止层的表面上；
进行第二次刻蚀将所述第一刻蚀停止层去除并停止在所述第零层层间膜的表面上；
进行第三次刻蚀将所述沟槽的形成区域中的所述第零层层间膜去除并从而形成穿过所述第一层层间膜、所述第一刻蚀停止层和所述第零层层间膜的所述沟槽；在所述第三次刻蚀中，所述第一刻蚀停止层对所述第零层层间膜的刻蚀区域进行精确定义，从而防止所述沟槽呈保龄球形貌；
所述沟槽底部暴露出由所述半导体衬底形成的有源区；
步骤四、在所述沟槽中填充金属形成所述有源区金属零层。
2.如权利要求1所述的有源区金属零层的制造方法，其特征在于：所述第零层层间膜的材料包括氧化层或低介电常数材料。
3.如权利要求2所述的有源区金属零层的制造方法，其特征在于：所述第零层层间膜的形成工艺包括PECVD，SACVD，HDPCVD或HARP工艺。
4.如权利要求2所述的有源区金属零层的制造方法，其特征在于：所述第一层层间膜的材料包括氧化层或低介电常数材料。
5.如权利要求4所述的有源区金属零层的制造方法，其特征在于：所述第一刻蚀停止层的材料包括氮化硅。
6.如权利要求1所述的有源区金属零层的制造方法，其特征在于：所述半导体衬底包括硅衬底。
7.如权利要求6所述的有源区金属零层的制造方法，其特征在于：在所述半导体衬底上形成有场氧，所述有源区由所述场氧环绕区域的所述半导体衬底组成。
8.如权利要求6所述的有源区金属零层的制造方法，其特征在于：所述伪栅极结构由伪栅介质层和多晶硅伪栅叠加而成。
9.如权利要求7所述的有源区金属零层的制造方法，其特征在于：在步骤一之前，还包括：
在所述伪栅极结构的侧面形成侧墙；
在所述伪栅极结构两侧的所述有源区的表面形成源漏区。
10.如权利要求9所述的有源区金属零层的制造方法，其特征在于：在所述源漏区中形成有嵌入式外延层。
11.如权利要求10所述的有源区金属零层的制造方法，其特征在于：在同一所述半导体衬底上同时集成有NMOS和PMOS；
在所述NMOS的形成区域中，所述嵌入式外延层的材料包括SiP；
在所述PMOS的形成区域中，所述嵌入式外延层的材料包括SiGe。
12.如权利要求9所述的有源区金属零层的制造方法，其特征在于：在形成所述第零层层间膜之前，还包括形成接触刻蚀停止层的步骤；
所述接触刻蚀停止层覆盖在所述伪栅极结构的顶部表面、所述伪栅极结构的侧面和所述伪栅极结构之间的所述源漏区表面；
在对所述第零层层间膜进行平坦化后，所述伪栅极结构顶部表面的所述接触刻蚀停止层被去除。
13.如权利要求12所述的有源区金属零层的制造方法，其特征在于：步骤三中，所述第三次刻蚀停止在所述接触刻蚀停止层的表面上；
之后还包括去除所述接触刻蚀停止层的步骤，使所述沟槽底部的所述有源区表表面暴露。
14.如权利要求1所述的有源区金属零层的制造方法，其特征在于：所述有源区金属零层的金属材料包括钨。
15.如权利要求1所述的有源区金属零层的制造方法，其特征在于：所述栅介质层包括高介电常数层；所述金属栅包括金属功函数层和金属导电材料层的叠加结构。
CN202210597551.5A 2022-05-30 2022-05-30 有源区金属零层的制造方法 Pending CN115020330A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210597551.5A CN115020330A (zh) 2022-05-30 2022-05-30 有源区金属零层的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210597551.5A CN115020330A (zh) 2022-05-30 2022-05-30 有源区金属零层的制造方法

Publications (1)

Publication Number Publication Date
CN115020330A true CN115020330A (zh) 2022-09-06

Family

ID=83071525

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210597551.5A Pending CN115020330A (zh) 2022-05-30 2022-05-30 有源区金属零层的制造方法

Country Status (1)

Country Link
CN (1) CN115020330A (zh)

Similar Documents

Publication Publication Date Title
KR101662218B1 (ko) 다중 깊이 ｓｔｉ 방법
CN108807531B (zh) 半导体装置及其制造方法
JP3581285B2 (ja) 位置合わせマークを含む集積回路の作製方法
CN108666263B (zh) 接触孔的制造方法
CN115020330A (zh) 有源区金属零层的制造方法
CN110896047A (zh) 浅沟槽隔离结构和半导体器件的制备方法
CN102130036A (zh) 浅沟槽隔离结构制作方法
CN115020407A (zh) 用于gaa器件的沟道结构以及制备方法
CN110473829B (zh) 层间膜的制造方法
CN109148273B (zh) 半导体结构的制作方法
US8361849B2 (en) Method of fabricating semiconductor device
CN112687622A (zh) 鳍式场效应晶体管的单扩散区切断结构及其形成方法
KR100842508B1 (ko) 반도체 소자의 소자 분리막 제조 방법
TWI714423B (zh) 半導體結構及其製造方法
US20230145732A1 (en) Trench Fabrication Method
KR101061173B1 (ko) 반도체 소자의 소자분리막 및 그의 형성방법
CN108807267B (zh) 半导体装置及其制造方法
KR100548584B1 (ko) 게이트전극 형성방법
KR100980260B1 (ko) 반도체 소자의 소자 분리막 제조 방법
US20060211215A1 (en) Semiconductor device and method of manufacturing the same
KR20050002389A (ko) 반도체소자의 제조방법
CN118486593A (zh) 高k金属栅极制程中pmos绝缘层的填充方法
CN116072537A (zh) 半导体结构的制造方法及半导体结构
KR20080037230A (ko) 반도체 소자의 제조방법
JP2003152073A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination