KR100278646B1 - 반도체 장치의 두께 모니터용 패턴 형성방법 - Google Patents

Abstract

연속된 산화막질의 선택적 식각공정을 갖는 반도체 장치의 두께 모니터용 패턴 형성 방법에 관하여 개시한다. 기판상에 요부형태로 제1 모니터 패턴, 제2 모니터 패턴 및 제3 모니터 패턴과 그 사이에 철부를 형성하고, 상기 제1, 제2, 제3 모니터 패턴을 양분하여 부분적으로 필드 산화막을 형성한다. 이어서 상기 기판 전면에 제1 산화막을 형성한 후 상기 제1 모니터 패턴상의 상기 제1 산화막 및 필드 산화막과 상기 철부상의 상기 제1 산화막을 선택적으로 식각한다. 그 다음에 상기 결과물 전면에 제2 산화막을 형성하고 상기 제2 모니터 패턴상의 상기 제2 산화막, 제1 산화막 및 필드 산화막과 상기 철부상의 제2 산화막을 선택적으로 식각한다. 그 다음에 상기 결과물 전면에 제3 산화막을 형성하고 상기 제3 두께 모니터 패턴상의 상기 제3산화막, 제2 산화막, 제1 산화막 및 필드 산화막과 상기 철부상의 제3 산화막을 선택적으로 식각한다. 본 발명에 의하면, 선택 식각 공정의 공정 안정성을 유지할 수 있고, 개개의 공정문제점을 공정 진행중에 각 스텝에서 바로 알수 있어서, 개개의 문제점을 이전 공정으로 바로 피드백하여 반도체 장치의 신뢰성 향상과 경제적 손실을 최소화 할 수 있다.

Description

반도체 장치의 두께 모니터용 패턴 형성방법

제1도는 일반적인 반도체 기판의 칩 형성영역 및 스크라이브 영역을 설명하기 위하여 도시한 평면도이다.

제2a도 내지 제2e도는 본 발명의 일례에 따른 모니터 패턴을 갖는 레티클을 공정순서대로 도시한 평면도들이다.

제3a도 내지 제3f도는 반도체 기판에 막을 형성한 후, 상기 제2a도 내지 제2e도에 따라 반도체 기판을 사진식각했을때의 수직 단면도들이다.

본 발명은 반도체 장치의 두께 모니터 방법에 관한 것으로, 특히 연속된 산화막질의 선택적 식각공정시의 두께 모니터용 패턴 형성방법에 관한 것이다.

반도체 장치를 제작하는 쓰이는 반도체 기판은 통상 웨이퍼를 사용하며 현재는 실리콘 웨이퍼를 많이 사용하고 있다. 특히 반도체 기판상에는 수십 내지 수천개의 칩을 디자인하여 산화, 이온 주입, 마스크 및 식각등의 여러가지의 제조 공정등을 통하여 반도체 장치를 제작하고 있다. 또한 반도체 장치(칩)는 수많은 소자를 내장하고 있으며, 내부적으로는 전극과 배선역할을 하는 도체 물질과 이 직각을 격리시켜주는 절연막(통상 산화막)으로 구성되어 있다.

한편 반도체 장치가 고집적화됨에 따라, 그에 따라 전극 및 절연층들도 많아지고 또 여러가지의 제조 공정을 거쳐야 하며, 제조 공정도 점점 복잡해지고 있다. 특히 각각의 제조 공정의 신뢰도 즉 성장된 박막의 두께, 선택적 식각후의 남은 절연막의 두께(통상 산화막;remain oxide라고 부름)등의 정확한 조절을 통해 최종적으로 신뢰성있는 반도체 장치를 제조할 수 있다.

한편 반도체 제조 공정의 두께 모니터 방법은, 박막의 두께나 선택적 식각후의 개개의 박막 두께를 측정하기 위하여 각 제조 공정별로 시험 웨이퍼(test wafer)나 생산 웨이퍼(production wafer)를 투입하고 직접 측정에 의해 각 제조공정을 조절한다. 이렇게 될 경우 시험 웨이퍼의 과도한 손실이 생기어 반도체 장치의 제조 단가가 높아지는 단점이 있으며, 생산 웨이퍼를 이용한 경우에는 실제의 개개 칩에 손상(damage)을 입을 우려가 높다.

또한 여러가지의 제조 공정을 거친후에 반도체 장치(칩)의 특정부분의 두께가 변동 되었을때 그 원인 SEM(scanning electron microscopy)이나 TEM(transmis- sion electron microscopy)을 이용하여 실제 웨이퍼를 잘라서 관찰해야 하는 공정상의 어려운 문제점이 있다.

따라서, 본 발명의 목적은 상기 문제점을 개선하기 위하여, 산화막의 성장 및 선택적 식각에 대한 두께 모니터용 패턴을 형성한 후, 식각 공정 전후 두께를 측정하여 이에 따른 공정의 효율적 관리를 제공하는 것이다.

상기 본 발명의 목적을 달성하기 위한 반도체 장치의 두께 모니터용 패턴 형성 방법은, 기판상에 요부형태로 제1 모니터 패턴, 제2 모니터 패턴 및 제3 모니터 패턴과 그 사이에 철부를 형성하는 단계; 상기 제1, 제2, 제3 모니터 패턴을 양분하여 부분적으로 필드 산화막을 형성하는 단계; 상기 기판 전면에 제1 산화막을 형성하는 단계; 상기 제1 모니터 패턴상의 상기 제1 산화막 및 필드 산화막과 상기 철부상의 상기 제1 산화막을 선택적으로 식각하는 단계; 상기 결과물 전면에 제2 산화막을 형성하는 단계; 상기 제2 모니터 패턴상의 상기 제2 산화막, 제1 산화막 및 필드 산화막과 상기 철부상의 제2 산화막을 선택적으로 식각하는 단계; 상기 결과물 전면에 제3 산화막을 형성하는 단계; 및 상기 제3 두께 모니터 패턴상의 상기 제3산화막, 제2 산화막, 제1 산화막 및 필드 산화막과 상기 철부상의 제3 산화막을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 있어서, 상기 두께 모니터 패턴은 상기 선택적으로 식각되는 공정 수 만큼 더 형성하여 반도체 장치의 각 공정에서의 두께를 모니터 할 수 있으며, 상기 제1, 제2, 제3 모니터 패턴은 반도체 기판의 스크라이브 라인 영역에 형성한다. 또한 상기 제1, 제2, 제3 모니터 패턴을 사용한 두께 모니터 방법은 각 모니터 패턴상에 식각된 각 박막의 두께를 비교하여 측정한다.

본 발명은 반복적인 산화막의 증착과 계속된 선택적 식각이 실행되는 반도체 제조공정에서 발생되는 두께 변화를 모니터 할 수 있으며, 이로써 앞 공정의 두께 제어가 가능하며, 필드 산화막의 부분식각을 이용하여 정확하게 식각률을 알 수 있다.

따라서, 본 발명에 의하면, 선택 식각 공정의 공정 안정성을 유지할 수 있고, 개개의 공정 문제점을 공정 진행중에 각 스텝에서 바로 알 수 있기 때문에 이전 공정으로 피드 백이 가능하여 반도체 장치의 신뢰성 향상과 경제적 손실을 최소화 할 수 있다. 이하, 첨부도면의 실시예를 참조하여 본 발명을 상세히 설명한다. 제1도는 일반적인 반도체 기판의 칩 형성영역 및 스크라이브(scribe)영역을 설명하기 위하여 도시한 평면도이다.

제1도에서, 도면부호 A는 칩(chip)이 형성되는 영역이며, 도면부호 B는 스크라이브 라인(scribe line) 영역이며, 본 발명의 특징요소인 모니터 패턴은 주로 도면부호 B에 형성된다. 상기 스크라이브 영역은 반도체 장치의 조립공정시 절단되는 영역이다.

제2a도 내지 제2e도는 본 발명의 일례에 따라서 모니터 패턴을 갖는 레티클을 공정 진행 순서에 따라 도시한 평면도들이고, 제3a도 내지 제3f도는 반도체 기판에 막을 형성한 후, 상기 제2a도 내지 제2e도에 따라 반도체 기판을 사진식각했을 때의 수직 단면도들이다.

제2a도는 기본 모니터 패턴을 갖는 레티클을 나타내며, 제3a도 및 제3b도는 상기 기본 모니터 패턴을 반도체 기판에 전사시킨후 필드 산화 및 전면 식각후의 기판의 수직단면도이다. 제2a도에서, 상기 기본 모니터 패턴의 레티클은 반도체 기판상에 필드 산화막이 형성될 필드 영역(1, 2, 3이 전사되는 영역)과 그 이외의 영역(예를 들면, 액티브 영역: 4가 전사되는 영역)이 형성될 부분으로 나뉘어져 있다. 상기 기본 모니터 패턴을 갖는 레티클은 설명의 편의상 제1 모니터 패턴 전사 부분(1), 제2 모니터 패턴 전사 부분(2) 및 제3 모니터 패턴 전사 부분(3)으로 칭한다.

제3a도에서, 반도체 기판에 상기 기본 모니터 패턴을 전사한 후 필드 산화막을 성장시키면 반도체 기판은 필드 산화막이 형성된 필드영역(20)과 그이외의 영역 (21)이 분리되어 형성된다.

제3b도에서, 상기 제3a도 공정후, 이어서 상기 반도체 기판을 전면식각하여 필드 영역의 산화막을 제거하면, 필드 영역은 U자홈의 요부 형태로 형성된다. 이렇게 되면 상기 필드영역은 요부 형태의 제1 모니터 패턴(23a), 제2 모니터 패턴 (23b) 및 제3 모니터 패턴(23c)으로 구성되며 그 사이에 철부(23d)가 형성된다.

구체적으로 상기 제2a도의 기본 모니터 패턴을 갖는 레티클에 따라 형성된 상기 제3a도 및 상기 제3b도의 반도체 기판의 구조 및 제조공정은, 일반적으로 반도체 장치에 널리 이용되는 선택산화에 의한 소자분리 방법인 LOCOS(Local Oxidation of Silicon)를 이용하여 수행한다. 상기 LOCOS 제조과정을 살펴보면, 먼저 실리콘 기판상에 패드 산화막과 질화막을 적층형성한 후, 사진 식각기술로 필드 영역(제2a도의 1, 2, 3이 전사되는 영역)의 상기 질화막을 제거하면 일단의 필드영역(제2a도의 1, 2, 3이 전사되는 영역)과 그 이외의 영역(제2a도의 4가 전사되는 영역)이 분리 형성되어진다. 이어서, 상기 구조물의 기판을 산화로(Furnace)에 장입하여 일정조건의 열산화공정을 거치게 되면 필드영역(20)에 필드 산화막이 형성된다. 상기 필드 산화막(20)의 전면식각에 의하여 상기 필드 산화막 영역은 U자홈의 요부 구조로 형성되어 기본 모니터 패턴은 완성된다.

제2b도는 상기 기본 모니터 패턴의 제1, 제2 및 제3 모니터 패턴 전사 부분(1,2,3)을 다시 반으로 나눈 패턴을 갖는 레티클의 평면도를 나타내며, 제3c도는 상기 제2b도의 패턴에 따라 필드 산화시켰을 때 기판의 수직 단면도이다.

제2b도 및 제3c도에서, 상기 제2b도를 기판에 전사시킨후, 다시 상기한 LOCOS공정을 진행한다. 특히 제2b도의 도면부호 5, 6, 7은 필드산화가 안되는 부분을 나타낸다. 이렇게 되면, 상기 제3c도에 도시한 바와 같이, 필드 영역은 필드 산화막이 성장된 영역(24a, 24b, 24c)과 그이외의 영역(25a, 25b, 25c)으로 나뉘어 진다.

제2c도는 상기 제3c도의 결과물상에 제1 산화막 침적후 제1 선택적 식각시의 레티클을 도시한 도면이며, 제3d도는 상기 제2c도에 따라 식각공정을 수행한 후의 기판의 수직단면도이다. 제2c도 및 제3d도에서, 상기 제3c도의 결과물상에 제1 산화막(26a, 26b, 26c, 26d)을 침적하고 선택적으로 식각하는데, 선택적 식각시 사용되는 레티클은 상기 제2a도에 도시한 제1 모니터 패턴 전사부분(1)을 4등분하여 오픈되지 않는 패턴(8, 9)를 만들고, 나머지 제2 모니터 패턴 전사 부분 및 제3 모니터 패턴 전사 부분(3)에 해당하는 부분(10,11)도 오픈되지 않게 한다. 상기 제2c도에 따라 식각한 결과, 상기 제1 모니터 패턴(24)상의 필드 산화막과 철부상의 제1 산화막(도시안됨)은 선택적으로 식각되어 필드 산화막(27a), 그 위에 제1 산화막 (26a) 및 기판상의 제1 산화막(26b)가 남는다. 또 제2 모니터 패턴(23b) 및 제3 모니터 패턴(23c)상에는 그대로 제1 산화막(26c, 26d)이 형성된다.

제2d도는 상기 제3d도의 결과물상에 제2 산화막 침적후 제2 선택적 식각시의 레티클을 도시한 도면이며, 제3e도는 상기 제2d도에 따라 식각공정을 수행한 후의 기판의 수직단면도이다.

제2d도 및 제3e도에서, 상기 제3d도의 결과물상에 제2 산화막(28a, 28b, 28c, 28d)을 침적하고 선택적으로 식각하는데, 선택적 식각시 사용되는 레티클은 상기 제2a도에 도시한 제2 모니터 패턴 전사부분(2)을 4 등분하여 오픈되지 않는 패턴(13, 14)를 만들고, 나머지 제2 모니터 패턴 전사 부분(12) 및 제3 모니터 패턴 전사 부분(15)도 오픈되지 않게 한다. 상기 제2a도에 따라 기판에 전사시킨후 식각하면 상기 제2 모니터 패턴(24b)상의 일부와 철부상의 제2 산화막은 식각되어 필드 산화막(27b), 그위에 제1산화막(26e), 상기 제1 산화막(26e) 위에 제2 산화막 (28b) 및 기판상의 제1산화막(26f)와 그 위에 제2산화막(28c)가 남는다. 또 제1 모니터 패턴(23a) 및 제3모니터 패턴(23c)상의 필드 산화막 및 기판상에 제2 산화막 (28a, 28d)이 형성된다.

제2e도는 상기 제3e도의 결과물상에 제3 산화막 침적후 제3 선택적 식각시의 레티클을 도시한 도면이며, 제3f도는 상기 제2e도에 따라 식각공정을 수행한 후의 기판의 수직단면도이다. 제2e도 및 제3f도에서, 상기 제3e도의 결과물상에 제3 산화막(29a, 29b, 29c, 29d)을 침적하고 선택적으로 식각하는데, 선택적 식각시 사용되는 레티클은 상기 제2a도에 도시한 제3 모니터 패턴 전사 부분(3)을 4등분하여 오픈되지 않는 패턴(18, 19)를 만들고, 나머지 제1 모니터 패턴 전사 부분(16) 및 제2 모니터 패턴 전사 부분(17)도 오픈되지 않게 한다. 상기 제2e도에 따라 전사시킨후 식각하면, 상기 제3 모니터 패턴(23c)에 해당되는 부분중 일부와 철부상의 제3 산화막은 식각되어 필드 산화막(27c), 그 위에 제1 산화막(26g), 상기 제1산화막(26g) 위에 제2산화막(28e) 및 상기 제2산화막위에 제3산화막(29c)이 남으며 또 기판상의 제1 산화막(26h), 그 위에 제2산화막(28f) 및 그 위에 제3 산화막(29d)가 남는다. 또한 제1 모니터 패턴(23a) 및 제2 모니터 패턴(23b)상은 상기 제3e도의 결과물 그대로 필드 산화막 및 기판상에 제3 산화막(29a, 29b)이 형성된다.

상기 제3f도를 참조하여 각각의 모니터 패턴상의 산화막에 대한 두께를 구해보면, 제1 모니터 패턴, 제2 모니터 패턴 및 제3 모니터 패턴은 선택적 식각에 따라 4 부분으로 나눌 수 있다. 상기 제1 모니터 패턴상에 형성된 각 막의 선택적 식각에 따라 식각된 부분을 순서대로 A, B, C, D라 도시하였고, 상기 제2 모니터 패턴상에 형성된 각 막의 선택적 식각에 따라 식각된 부분을 순서대로 E, F, G, H라 도시하였다. 또한 상기 제3 모니터 패턴상에 형성된 각 막의 선택적 식각에 따라 식각된 부분을 순서대로 I, J, K, L라 도시하였다.

여기서, 각 부분에 대한 두께를 구해보면,

A 부분 : 제3 산화막 두께(29a) + 제2 산화막 두께(28a) + 제1 선택적 식각시 남은 필드 산화막의 두께(27a)---------(1)식

B, F, J 부분 : 제3 산화막 두께(29a,29b,29c) + 제2 산화막 두께(28a,28b 28e) + 제1 산화막 두께(26a,26e,26g) + 필드산화막의 두께(24)---------(2)식

C 부분 : 제3 산화막 두께(29a) + 제2 산화막 두께(28a)---------(3)식

D, H. L 부분 : 제3 산화막 두께(29a,29b,29d) + 제2 산화막 두께(28a,28 c, 28f) + 제1 산화막 두께(26b,26f,26h)---------(4)식

E 부분 : 제3 산화막 두께(29b) + 제2 선택적 식각시 남은 필드산화막의 두께(27b)---------(5)식

G 부분 : 제3 산화막 두께(29b)---------(6)식

I 부분 : 제3 선택적 식각시 남은 필드 산화막의 두께(27c)---------(7)식

K 부분 : 제3 선택적 식각 확인

필드 산화막의 두께 : (2)식 - (4)식---------(8)식

제1산화막의 두께 : (4)식 - (3)식---------(9)식

제2산화막의 두께 : (3)식 - (6)식---------(10)식

제3산화막의 두께 : (6)식---------(11)식

제1 선택적 식각시의 식각된 산화량 : (2)식 - (1)식---------(12)식

제2 선택적 식각시의 식각된 산화량 : (2)식 - (5)식---------(13)식

제3 선택적 식각시의 식각된 산화량 : (2)식 - (7)식---------(14)식

제1 선택적 식각시의 식각률(etch rate) : (12)식/식각 시간

제2 선택적 식각시의 식각률(etch rate) : (13)식/식각 시간

제3 선택적 식각시의 식각률(etch rate) : (14)식/식각 시간

이상의 본 발명은 반복적인 산화막의 증착과 계속된 선택적 식각이 실행되는 반도체 제조공정에서 발생되는 두께 변화를 두께 모니터용 패턴을 통해 모니터 할 수 있으며, 필드 산화막의 부분 식각을 통해서는 정확하게 식각률을 알 수 있으며, 제조 공정이 끝난후 계속 적층되어 온 막질의 두께로 알 수 있다.

따라서, 본 발명에 의하면, 선택 식각공정의 공정 안정성을 유지할 수 있고, 개개의 공정문제점을 공정 진행중에 각 스텝에서 바로 알수 있어 이전 공정으로 피드백하여 반도체 장치의 신뢰성 향상과 경제적 손실을 최소화 할 수 있다.

Claims (4)

1. 기판상에 요부형태로 제1 모니터 패턴, 제2 모니터 패턴 및 제3 모니터 패턴과 그 사이에 철부를 형성하는 단계; 상기 제1, 제2, 제3 모니터 패턴을 양분하여 부분적으로 필드 산화막을 형성하는 단계; 상기 기판 전면에 제1 산화막을 형성하는 단계; 상기 제1 모니터 패턴상의 상기 제1 산화막 및 필드 산화막과 상기 철부상의 상기 제1 산화막을 선택적으로 식각하는 단계; 상기 결과물 전면에 제2 산화막을 형성하는 단계; 상기 제2 모니터 패턴상의 상기 제2 산화막, 제1 산화막 및 필드 산화막과 상기 철부상의 제2 산화막을 선택적으로 식각하는 단계; 상기 결과물 전면에 제3 산화막을 형성하는 단계; 및 상기 제3 두께 모니터 패턴상의 상기 제3산화막, 제2 산화막, 제1 산화막 및 필드 산화막과 상기 철부상의 제3 산화막을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 두께 모니터용 패턴 형성방법.
2. 제1항에 있어서, 상기 모니터 패턴은 상기 선택적으로 식각이 진행되는 수 만큼 더 형성하는 것을 특징으로 하는 반도체 장치의 두께 모니터용 패턴 형성방법.
3. 제1항에 있어서, 상기 제1, 제2, 제3 모니터 패턴은 반도체 기판의 스크라이브 라인 영역에 형성하는 것을 특징으로 하는 반도체 장치의 두께 모니터용 패턴 형성방법.
4. 제1항에 있어서, 상기 제1, 제2, 제3 모니터 패턴을 사용한 두께 모니터 방법은 각 모니터 패턴상에 식각된 각 박막의 두께를 비교하여 측정하는 것을 특징으로 하는 반도체 장치의 두께 모니터용 패턴 형성방법.