JP2008205366A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】既存の加工技術を用いて配線の幅及び間隔を微細化することができる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】基板上又は上方に位置する絶縁膜１０上に、絶縁性の凸部１２を形成する工程と、絶縁膜１０上及び凸部１２上に第１の導電膜を形成する工程と、第１の導電膜をエッチバックすることにより、凸部１２の側壁に第１の導電パターン１６を形成する工程と、第１の導電パターン１６を切断または選択的に除去することにより、配線を形成する工程とを具備する。
【選択図】図２

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。特に本発明は、既存の加工技術を用いて配線の幅及び間隔を微細化することができる半導体装置の製造方法及び半導体装置に関する。

図１４の各図は、従来の半導体装置の製造方法のうち、従来の配線形成方法を説明するための断面図である。本図において半導体基板１００上には層間絶縁膜１１０が形成されている。なお半導体基板１００には、半導体素子、例えばトランジスタ１０３が形成されている。

まず図１４（Ａ）に示すように、層間絶縁膜１１０に、トランジスタ１０３上に位置する接続孔を形成し、この接続孔内に、トランジスタ１０３に接続するタングステンプラグ１０４を埋め込む。次いでタングステンプラグ１０４上及び層間絶縁膜１１０上にＴｉ膜及びＴｉＮ膜をこの順に積層した積層膜を形成し、さらにこの積層膜上にＡｌ合金膜を形成する。そしてこのＡｌ合金膜上に、ＴｉＮ膜及びＴｉ膜をこの順に積層した積層膜を形成する。このようにして、層間絶縁膜１１０上には導電膜１１２が形成される。

次いで図１４（Ｂ）に示すように、導電膜１１２上にフォトレジスト膜を形成し、このフォトレジスト膜を露光及び現像する。これにより、導電膜１１２上にはレジストパターン１５０が形成される。次いで、レジストパターン１５０をマスクとして導電膜１１２をエッチングする。これにより、層間絶縁膜１１０上にはＡｌ合金配線１１２ａが形成される（例えば特許文献１参照）。

特開平５−１６１０３０号公報（図５）

上記した従来技術では、配線の幅及び間隔は、レジストパターンの線幅及び間隔に依存していた。しかし、既存の加工技術によるレジストパターンの線幅及び間隔の微細化は、限界に近くなっていた。このため、上記した従来の配線形成方法による配線の幅及び間隔の微細化は、限界に近くなっていた。

本発明は上記のような事情を考慮してなされたものであり、その目的は、既存の加工技術を用いて配線の幅及び間隔を更に微細化することができる半導体装置の製造方法及び半導体装置を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、基板上又は上方に位置する絶縁膜上に、絶縁性の凸部を形成する工程と、
前記絶縁膜上及び前記凸部上に第１の導電膜を形成する工程と、
前記第１の導電膜をエッチバックすることにより、前記凸部の側壁に第１の導電パターンを形成する工程と、
前記第１の導電パターンを切断または選択的に除去することにより、配線を形成する工程とを具備する。

この半導体装置の製造方法によれば、前記配線の間隔の微細化の限界値は、前記凸部の配置間隔の微細化の限界値より前記配線の幅ほど狭くした間隔になる。このため、前記配線の配置間隔を、従来の配置間隔の微細化の限界より、前記配線の幅ほど狭くすることができる。また、前記配線はサイドウォール形状であるため、前記配線の幅を、従来の配線幅より微細化することができる。

前記凸部を形成する工程は、例えば前記絶縁膜の表部を選択的に除去することにより前記凸部を形成する工程である。この場合において前記絶縁膜の下層に第２の導電パターン又は半導体素子が形成されている場合、前記凸部を形成する工程の前に、前記絶縁膜に、前記第２の導電パターン又は前記半導体素子上に位置する接続孔を形成する工程と、前記接続孔に導電性プラグを埋め込む工程とを具備してもよい。そして前記凸部を形成する工程において、前記導電性プラグを前記凸部の側壁から露出させ、前記第１の導電パターンを形成する工程において、前記導電性プラグを前記第１の導電パターンに電気的に接続し、前記配線を形成する工程において、前記第１の導電パターンのうち、前記導電性プラグと電気的に接続している部分とは異なる場所を切断又は除去してもよい。

前記凸部を形成する工程は、前記絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜を選択的に除去することにより前記凸部を形成する工程とを具備してもよい。この場合において前記絶縁膜の下層には第２の導電パターン又は半導体素子が形成されている場合、前記凸部を形成する工程の前に、前記絶縁膜に、前記第２の導電パターン又は前記半導体素子上に位置する接続孔を形成する工程と、前記接続孔に導電性プラグを埋め込む工程とを具備してもよい。そして前記凸部を形成する工程において、前記凸部の側壁の一部を前記導電性プラグ上又は近傍に位置させ、前記第１の導電パターンを形成する工程において、前記導電性プラグを前記第１の導電パターンに電気的に接続し、前記配線を形成する工程において、前記第１の導電パターンのうち、前記導電性プラグと電気的に接続している部分とは異なる場所を切断又は除去してもよい。

前記絶縁膜の下層には第２の導電パターン又は半導体素子が形成されている場合、前記凸部を形成する工程において、前記基板に対して垂直な方向から見た場合に、前記凸部の側壁と前記第２の導電パターン又は前記半導体素子が少なくとも一部で重なるか、又は互いに近接するように、前記凸部を形成してもよい。そして、前記凸部を形成する工程の後、かつ前記第１の導電膜を形成する工程の前に、前記凸部の側壁の一部と前記第２の導電パターン又は前記半導体素子が重なっている部分又は近接する部分に位置する前記絶縁膜に、接続孔を形成する工程を具備し、さらに前記第１の導電膜を形成する工程において、前記接続孔内にも前記第１の導電膜を形成し、前記第１の導電膜をエッチバックすることにより前記第１の導電パターンを形成する工程において、導電性プラグを前記接続孔内に埋め込んでもよい。

前記絶縁膜の下層には第２の導電パターン又は半導体素子が形成されている場合、前記凸部を形成する工程において、前記基板に対して垂直な方向から見た場合に、前記凸部の側壁と前記第２の導電パターン又は前記半導体素子が少なくとも一部で重なるか、又は互いに近接するように、前記凸部を形成してもよい。そして前記凸部を形成する工程の後、かつ前記第１の導電膜を形成する工程の前に、前記凸部の側壁の一部と前記第２の導電パターン又は前記半導体素子が重なっている部分又は近接する部分に位置する前記絶縁膜に接続孔を形成する工程と、前記接続孔内、前記絶縁膜上、及び前記凸部上に第２の導電膜を形成する工程と、前記絶縁膜上及び前記凸部上に位置する前記第２の導電膜を除去することにより、前記導電性プラグを前記接続孔内に埋め込み、かつ前記凸部の側壁に第３の導電パターンを形成する工程とを具備し、さらに前記第１の導電パターンを形成する工程において、前記第１の導電パターンを前記第３の導電パターン上に形成し、前記配線を形成する工程において、前記第１の導電パターン及び前記第３の導電パターンを切断または選択的に除去することにより、前記配線を形成してもよい。

前記導電性パターンを切断または選択的に除去する工程は、例えば、前記絶縁膜上、前記凸部上、及び前記導電性パターン上にマスクパターンを形成する工程と、前記マスクパターンをマスクとして前記導電性パターンをエッチングすることにより、前記導電性パターンを切断または選択的に除去する工程と、前記マスクパターンを除去する工程とを具備する。
配線を形成する工程において、前記導電パターンを２箇所以上で切断することにより、複数の配線を同一工程で形成してもよい。

本発明に係る半導体装置は、絶縁膜上に形成された、絶縁性の凸部と前記凸部の側壁に形成された配線とを具備する。
前記凸部の側壁の下又は近傍に位置し、前記絶縁膜に埋め込まれており、前記配線と電気的に接続する導電性プラグをさらに具備してもよい。また、前記凸部の側壁及び前記絶縁膜に埋め込まれており、前記配線と電気的に接続する導電性プラグをさらに具備してもよい。

以下、図面を参照して本発明の実施形態について説明する。図１の各図、図２（Ａ）、及び図３（Ａ）は、本発明の第１の実施例に係る半導体装置の製造方法を説明するための断面図である。また図２（Ｂ）及び図３（Ｂ）は、それぞれ図２（Ａ）及び図３（Ａ）の状態における半導体装置の平面外略図である。なお、各断面図は、図２（Ｂ）及び図３（Ｂ）のＡ−Ａ´断面図に相当する。

これらの図に示す半導体装置の製造方法は、絶縁膜１０上に配線を形成する方法である。絶縁膜１０は、半導体基板上に形成された素子分離膜であってもよいし、半導体基板の上又は上方に形成された層間絶縁膜であってもよい。後者の場合、絶縁膜１０は第１層目の層間絶縁膜であってもよいし、第２層目以上の層間絶縁膜であってもよい。

まず図１（Ａ）に示すように、絶縁膜１０上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像する。これにより、絶縁膜１０上にはレジストパターン５０が形成される。次いで、レジストパターン５０をマスクとして絶縁膜１０の表層をエッチングする。これにより、絶縁膜１０の表面には複数の凸部１２が形成される。個々の凸部１２は、所望する配線レイアウトに少なくとも一部の側壁が沿うように、平面形状が定められる。

その後、図１（Ｂ）に示すようにレジストパターン５０を除去する。次いで絶縁膜１０上及び凸部１２上に、Ｔｉ及びＴｉＮの積層膜、ならびにＡｌ合金膜をこの順に積層した導電膜１４を、たとえばスパッタリング法により形成する。

次いで図２（Ａ）及び図２（Ｂ）に示すように、導電膜１４をエッチバックする。これにより、複数の凸部１２それぞれの側壁には、サイドウォール状の導電パターン１６が、自己整合的に形成される。本図に示す状態において、導電パターン１６は環状パターンである。

次いで図３（Ａ）及び図３（Ｂ）に示すように、複数の導電パターン１６それぞれ上、凸部１２上、及び絶縁膜１０上にフォトレジスト膜５２を塗布し、フォトレジスト膜５２を露光及び現像する。これにより、フォトレジスト膜５２には、導電パターン１６の一部及びその周囲上に位置する開口部が、複数の導電パターン１６それぞれ毎に形成される。

次いで、フォトレジスト膜５２をマスクとして導電パターン１６をエッチングする。これにより、複数の導電パターン１６それぞれには切断部１６ａが形成され、導電パターン１６の一部からなる配線パターン１７が形成される。配線パターン１７の幅は、凸部１２の高さ及び導電パターン１６を形成するときのエッチバックの時間によって調節することができる。その後、フォトレジスト膜５２を除去する。

このように本実施形態によれば、レジストパターンを用いて形成された複数の凸部１２それぞれの側壁に、サイドウォール状の配線パターン１７が形成される。このため、配線パターン１７の線幅を、従来のレジストパターンを用いたパターニング方法の微細化の限界値より小さくすることができる。また、凸部１２相互間隔Ｌの微細化の限界値が、従来のレジストパターンを用いたパターニング方法の微細化の限界値と同様であるため、配線パターン１７の相互間隔も、配線パターン１７の幅分ほど狭くすることができる。なお、切断部１６ａを形成する工程において、導電パターン１６のうちさらに広い部分を除去してもよい。

図４の各図は、第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本半導体装置の製造方法は、凸部１２の形成方法を除いて第１の実施形態で説明した半導体装置の製造方法と同様である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。

まず図４（Ａ）に示すように、絶縁膜１０上に絶縁性のエッチングストッパー膜１８を形成する。絶縁膜１０が酸化シリコン膜である場合、エッチングストッパー膜１８は、例えば窒化シリコン膜である。次いでエッチングストッパー膜１８上に絶縁膜を形成する。この絶縁膜は、例えば酸化シリコン膜である。次いでこの絶縁膜上にレジストパターン５０を形成し、レジストパターン５０をマスクとして絶縁膜をエッチングする。このときエッチングトッパー膜１８はエッチングストッパーとして機能する。これにより、エッチングストッパー膜１８上には凸部１２が形成される。

次いで、図４（Ｂ）に示すようにレジストパターン５０を除去する。その後の工程は、導電膜１４が、絶縁膜１０上及び凸部１２上ではなく、エッチングストッパー膜１８上及び凸部１２上に形成される点を除いて第１の実施形態と同様である。

本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、エッチングストッパー膜１８上の絶縁膜の厚さが凸部１２の高さになるため、第１の実施形態と比較して凸部１２の高さを精度良く調節することができる。なお本実施形態において、エッチングストッパー膜１８を形成しなくてもよい。

図５は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための平面図である。本実施形態は、第１の実施形態における図３（Ｂ）に相当する図である。本実施形態は、フォトレジスト膜５２をマスクとしたエッチングにより導電パターン１６を切断して配線パターン１７を形成する工程において、導電パターン１６に対して複数の切断部１６ａを形成することにより、ひとつの導電パターン１６から複数の配線パターン１７を形成する点を除いて、第１の実施形態に係る半導体装置の製造方法と同様の構成である。以下、第１の実施形態と同様の工程及び構成については、同一の符号を付して説明を省略する。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。

図６（Ａ）〜（Ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を説明するための断面図であり、図６（Ｄ）は図６（Ｃ）の状態における半導体装置の平面図である。図６（Ａ）〜（Ｃ）は、図６（Ｄ）のＡ−Ａ´断面図に相当する。本実施形態に係る半導体装置の製造方法は、絶縁膜１０が２層目の層間絶縁膜であり、絶縁膜１０にタングステンプラグが埋め込まれている点、及び配線パターンがタングステンプラグに接続している点を除いて、第１の実施形態に係る半導体装置の製造方法と同様である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。

まず半導体基板１に素子分離膜２を形成して素子領域を他の領域から分離し、素子領域に位置する半導体基板１にトランジスタを形成する。次いで、素子分離膜２及びトランジスタ上に、層間絶縁膜２０を形成する。次いで層間絶縁膜２０に、トランジスタ上（例えばソースまたはドレインとなる不純物領域上）に位置する接続孔を形成し、この接続孔に、トランジスタに電気的に接続するタングステンプラグ２１を埋め込む。

次いで、層間絶縁膜２０上及びタングステンプラグ２１上に導電膜を形成し、この導電膜を選択的に除去する。これにより、層間絶縁膜２０上には、タングステンプラグ２１に接続するＡｌ合金配線２２が形成される。Ａｌ合金配線２２となる導電膜の構成は、第１の実施形態で示した導電膜１４の構成と同様である。なお、本工程において、層間絶縁膜２０上には図示しないＡｌ合金配線が形成される。

次いで、層間絶縁膜２０上及びＡｌ合金配線２２上に絶縁膜１０を形成する。次いで絶縁膜１０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして絶縁膜１０をエッチングする。これにより、絶縁膜１０には、Ａｌ合金配線２２上に位置する接続孔が形成される。次いで、この接続孔内及び絶縁膜１０上にタングステン膜をＣＶＤ法により形成し、絶縁膜１０上に位置するタングステン膜をエッチバックまたはＣＭＰ法により除去する。これにより、接続孔内には、Ａｌ合金配線２２に接続するタングステンプラグ２４が埋め込まれる。なお、接続孔及びタングステンプラグ２４を形成する工程において、絶縁膜１０には、後述するタングステンプラグ２４ａも埋め込まれる。タングステンプラグ２４ａは、層間絶縁膜２０上の図示しない配線上に位置している。

次いで、図６（Ｂ）に示すように、レジストパターン５０を用いて絶縁膜１０の表面を選択的に除去し、凸部１２を形成する。本工程は第１の実施形態と同様である。この状態において半導体基板１に対して垂直な方向から見た場合、凸部１２の側面の一部はタングステンプラグ２４，２４ａと重なっており、凸部１２の側面からタングステンプラグ２４，２４ａが露出している。このように本実施形態では、タングステンプラグ２４，２４ａは絶縁膜１０及び凸部１２の側壁に埋め込まれた状態になる。

次いで、図６（Ｃ）及び図６（Ｄ）に示すように、レジストパターン５０を除去し、その後、凸部１２の側壁に配線パターン１７を形成する。配線パターン１７の形成方法は、第１の実施形態と同様であるが、切断部１６ａが、タングステンプラグ２４，２４ａと重ならないようにする。配線パターン１７は、タングステンプラグ２４，２４ａを相互に接続している。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。

図７（Ａ）及び（Ｂ）は、本発明の第５の実施形態に係る半導体装置の製造方法を説明するための断面図であり、図７（Ｃ）は図７（Ｂ）の状態における半導体装置の平面図である。本実施形態に係る半導体装置の製造方法は、凸部１２の形成方法が第２の実施形態と同様であり、かつ絶縁膜１０にタングステンプラグ２４，２４ａが形成された後に凸部１２が形成される点を除いて、第４の実施形態と同様である。以下、第４の実施形態と同様の構成については同一の符号を付して、説明を省略する。また、凸部１２を形成する工程において第２の実施形態と同様の構成については同一の符号を付す。

まず図７（Ａ）に示すように、半導体基板１に素子分離膜２を形成し、さらにトランジスタ３、層間絶縁膜２０、タングステンプラグ２１、Ａｌ合金配線２２及び図示しないＡｌ合金配線、絶縁膜１０、並びにタングステンプラグ２４，２４ａを形成する。これらの形成方法は第４の実施形態と同様である。

次いで、絶縁膜１０上及びタングステンプラグ２４，２４ａ上にエッチングストッパー膜１８及び絶縁膜をこの順に形成する。次いで絶縁膜上にレジストパターン５０を形成し、レジストパターン５０をマスクとして絶縁膜をエッチングする。これにより凸部１２が形成される。凸部１２の側壁の一部はタングステンプラグ２４，２４ａ上又は近傍に位置する。

その後、図７（Ｂ）及び図７（Ｃ）に示すようにレジストパターン５０を除去する。ついで、凸部１２の側壁に配線パターン１７を形成する。配線パターン１７の形成方法は、第４の実施形態と同様である。
本実施形態によっても第４の実施形態と同様の効果を得ることができる。なお、凸部１２を形成するときにエッチングストッパー膜１８を形成しなくてもよい。

図８の各図及び図９（Ａ）は、本発明の第６の実施形態に係る半導体装置の製造方法を説明するための断面図であり、図９（Ｂ）は図９（Ａ）の状態における半導体装置の平面図である。本実施形態に係る半導体装置の製造方法は、凸部１２が形成された後にタングステンプラグ２４，２４ａが形成される点、及びタングステンプラグ２４，２４ａと同時に環状の導電パターンが形成される点を除いて、第４の実施形態に係る半導体装置の製造方法と同様である。以下、第４の実施形態に係る半導体装置の製造方法と同様の構成については同一の符号を付し、説明を省略する。

まず図８（Ａ）に示すように、半導体基板１に素子分離膜２を形成し、さらにトランジスタ３、層間絶縁膜２０、タングステンプラグ２１、Ａｌ合金配線２２及び図示しないＡｌ合金配線、及び絶縁膜１０を形成する。これらの形成方法は第４の実施形態と同様である。次いで凸部１２を形成する。凸部１２の形成方法は、第１の実施形態と同様である。凸部１２の側壁の一部は、Ａｌ合金配線２２及び図示しないＡｌ合金配線の上方に位置している。

次いで図８（Ｂ）に示すように、絶縁膜１０上及び凸部１２上にフォトレジスト膜５４を塗布し、フォトレジスト膜５４を露光及び現像する。これにより、フォトレジスト膜５４には開口部が形成される。次いで、フォトレジスト膜５４をマスクとして凸部１２及び絶縁膜１０をエッチングする。これにより凸部１２の側壁及び絶縁膜１０には、凸部１２の側壁とＡｌ合金配線２２が重なっている部分の上に位置する接続孔１０ａ、及び凸部１２及び図示しないＡｌ合金配線が重なっている部分の上に位置する接続孔が形成される。

その後、図９（Ａ）及び図９（Ｂ）に示すようにフォトレジスト膜５４を除去する。次いで、各接続孔内、絶縁膜１０上、及び凸部１２上にタングステン膜をＣＶＤ法により形成し、このタングステン膜をエッチバックする。これにより、絶縁膜１０内にはタングステンプラグ２４，２４ａが埋め込まれ、かつ凸部１２の側壁に環状のタングステンパターン２４ｂが形成される。次いでタングステンパターン２４ｂの所望する場所を切断又は除去する。これにより、タングステンからなる配線パターンが形成される。なお、タングステンパターン２４ｂの所望する場所を切断又は除去する方法は、第１の実施形態において導電パターン１６の所望する場所を切断又は除去する工程と同様である。

本実施形態によっても第４の実施形態と同様の効果を得ることができる。なお、凸部１２を形成する工程において、凸部１２の側壁の一部を、Ａｌ合金配線２２及び図示しないＡｌ合金配線の上方の近傍に位置させてもよい。この場合、絶縁膜１０に接続孔を形成する工程において、接続孔１０ａを、凸部１２の側壁の近傍かつＡｌ合金配線２２の上方位置させ、かつ、凸部１２の側壁の近傍かつ図示しないＡｌ合金配線の上方に接続孔を位置させる。

図１０は、本発明の第７の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、タングステンプラグ２４，２４ａ及びタングステンパターン２４ｂを形成する工程までは、第６の実施形態と同様である為、第６の実施形態と同一の符号を付した上で説明を省略する。

本実施形態では、タングステンプラグ２４，２４ａ及びタングステンパターン２４ｂを形成した後、凸部１２上、タングステンパターン２４ｂ上、及び絶縁膜１０上に、第１の実施形態で示した導電膜１４を形成し、導電膜１４をエッチバックする。これにより、タングステンパターン２４ｂ上には導電パターン１６が形成される。そして導電パターン１６及びタングステンパターン２４ｂの必要部分を、第６の実施形態と同様の方法を用いて切断または除去する。これにより、タングステン膜と導電膜１４の積層構造を有する配線パターン１７が形成される。
本実施形態によっても第４の実施形態と同様の効果を得ることができる。

図１１は、本発明の第８の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態に係る半導体装置の製造方法は、凸部１２の形成方法が第２の実施形態と同様である点を除いて、第６の実施形態と同様である。
本実施形態によっても第４の実施形態と同様の効果を得ることができる。なお、凸部１２を形成するときにエッチングストッパー膜１８を形成しなくてもよい。

図１２は、本発明の第９の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態に係る半導体装置の製造方法は、凸部１２の形成方法が第２の実施形態と同様である点を除いて、第７の実施形態と同様である。
本実施形態によっても第４の実施形態と同様の効果を得ることができる。なお、凸部１２を形成するときにエッチングストッパー膜１８を形成しなくてもよい。

図１３の各図は、本発明の第１０の実施形態に係る半導体装置の製造方法を説明するための平面概略図である。本実施形態に係る半導体装置の製造方法は、凸部１２のパターン形状及び凸部１２の側壁に形成される配線パターンのパターン形状を除いて、第４の実施形態に係る半導体装置の製造方法と同様である。本実施形態では、図１３（Ａ）に点線で示したパターン６０〜６５それぞれに沿うように、複数の配線パターンが絶縁膜１０上に形成される。以下、第４の実施形態と同様の構成については同一の符号を付し、説明を省略する。

本実施形態において、絶縁膜１０にタングステンプラグ２４を埋め込むまでの工程は、第４の実施形態に係る半導体装置の製造方法と同様である。なお、図１３（Ａ）に示すように、本実施形態ではタングステンプラグ２４は複数埋め込まれている。

次いで、図１３（Ｂ）に示すように、凸部１２を形成する。このとき、凸部１２の側壁が、パターン６０〜６５のすべてに沿うようにする。次いで、凸部１２の側壁に導電パターン１６を形成する。凸部１２及び導電パターン１６の形成方法は第４の実施形態と同様である。

次いで、図１３（Ｃ）に示すように、複数の切断部１６ａを形成する。切断部１６ａは、パターン６０〜６５のうち隣接するパターンの相互間に位置している。これにより、パターン６０，６２，６３，６５それぞれに沿っている配線パターン６０ａ，６２ａ，６３ａ，６５ａ、及びパターン６１，６４それぞれに沿っている導電パターン６１ａ，６４ａが形成される。なお、配線パターン６３ａには４５°曲がっている部分が含まれており、配線パターン６５ａには直角に曲がっている部分が含まれている。

本実施形態によっても第４の実施形態と同様の効果を得ることができる。なお、第５〜第７の実施形態で示した方法を用いて配線パターン６０ａ，６２ａ，６３ａ，６５ａ、及び導電パターン６１ａ，６４ａを形成しても良い。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば第４〜第１０の実施形態において、層間絶縁膜２０及びタングステンプラグ２１を省略し、絶縁膜１０をトランジスタ３上に形成し、タングステンプラグ２４をトランジスタ３に電気的に接続させ、タングステンプラグ２４ａを他の半導体素子（例えば抵抗素子又はトランジスタ）に接続させても良い。

各図は第１の実施例に係る半導体装置の製造方法を説明するための断面図。 （Ａ）は図１の次の工程を説明するための断面図、（Ｂ）は（Ａ）の状態における半導体装置の平面図。 （Ａ）は図２の次の工程を説明するための断面図、（Ｂ）は（Ａ）の状態における半導体装置の平面図。 各図は第２の実施形態に係る半導体装置の製造方法を説明するための断面図。 第３の実施形態に係る半導体装置の製造方法を説明するための平面図。 （Ａ）〜（Ｃ）は第４の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ｃ）の状態における半導体装置の平面図。 各図は第５の実施形態に係る半導体装置の製造方法を説明するための断面図。 各図は第６の実施形態に係る半導体装置の製造方法を説明するための断面図。 （Ａ）は図８の次の工程を説明するための断面図、（Ｂ）は（Ａ）の状態における半導体装置の平面図。 第７の実施形態に係る半導体装置の製造方法を説明するための断面図。 第８の実施形態に係る半導体装置の製造方法を説明するための断面図。 第９の実施形態に係る半導体装置の製造方法を説明するための断面図。 各図は第１０の実施形態に係る半導体装置の製造方法を説明するための平面概略図。 各図は従来の半導体装置の製造方法を説明するための断面図。

符号の説明

１，１００…半導体基板、２…素子分離膜、３，１０３…トランジスタ、１０…絶縁膜、１０ａ…接続孔、１２…凸部、１４，１１２…導電膜、１６…導電パターン、１６ａ…切断部、１７…配線パターン、１８…エッチングストッパー膜、２０，１１０…層間絶縁膜、２１，２４，２４ａ，１０４…タングステンプラグ、２２，１１２ａ…Ａｌ合金配線、２４ｂ…タングステンパターン、５０，１５０…レジストパターン、５２，５４…フォトレジスト膜、６０〜６５…パターン、６０ａ，６２ａ，６３ａ，６５ａ…配線パターン、６１ａ，６４ａ…導電パターン

Claims (12)

1. 基板上又は上方に位置する絶縁膜上に、絶縁性の凸部を形成する工程と、
   前記絶縁膜上及び前記凸部上に第１の導電膜を形成する工程と、
   前記第１の導電膜をエッチバックすることにより、前記凸部の側壁に第１の導電パターンを形成する工程と、
   前記第１の導電パターンを切断または選択的に除去することにより、配線を形成する工程と、
   を具備する半導体装置の製造方法。
2. 前記凸部を形成する工程は、前記絶縁膜の表部を選択的に除去することにより前記凸部を形成する工程である請求項１に記載の半導体装置の製造方法。
3. 前記絶縁膜の下層には第２の導電パターン又は半導体素子が形成されており、
   前記凸部を形成する工程の前に、
   前記絶縁膜に、前記第２の導電パターン又は前記半導体素子上に位置する接続孔を形成する工程と、
   前記接続孔に導電性プラグを埋め込む工程と、
   を具備し、
   前記凸部を形成する工程において、前記導電性プラグを前記凸部の側壁から露出させ、
   前記第１の導電パターンを形成する工程において、前記導電性プラグを前記第１の導電パターンに電気的に接続し、
   前記配線を形成する工程において、前記第１の導電パターンのうち、前記導電性プラグと電気的に接続している部分とは異なる場所を切断又は除去する請求項２に記載の半導体装置の製造方法。
4. 前記凸部を形成する工程は、
   前記絶縁膜上に第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜を選択的に除去することにより前記凸部を形成する工程と、
   を具備する請求項１に記載の半導体装置の製造方法。
5. 前記絶縁膜の下層には第２の導電パターン又は半導体素子が形成されており、
   前記凸部を形成する工程の前に、
   前記絶縁膜に、前記第２の導電パターン又は前記半導体素子上に位置する接続孔を形成する工程と、
   前記接続孔に導電性プラグを埋め込む工程と、
   を具備し、
   前記凸部を形成する工程において、前記凸部の側壁の一部を前記導電性プラグ上又は近傍に位置させ、
   前記第１の導電パターンを形成する工程において、前記導電性プラグを前記第１の導電パターンに電気的に接続し、
   前記配線を形成する工程において、前記第１の導電パターンのうち、前記導電性プラグと電気的に接続している部分とは異なる場所を切断又は除去する請求項４に記載の半導体装置の製造方法。
6. 前記絶縁膜の下層には第２の導電パターン又は半導体素子が形成されており、
   前記凸部を形成する工程において、前記基板に対して垂直な方向から見た場合に、前記凸部の側壁と前記第２の導電パターン又は前記半導体素子が少なくとも一部で重なるか、又は互いに近接するように、前記凸部を形成し、
   前記凸部を形成する工程の後、かつ前記第１の導電膜を形成する工程の前に、前記凸部の側壁の一部と前記第２の導電パターン又は前記半導体素子が重なっている部分又は近接する部分に位置する前記絶縁膜に、接続孔を形成する工程を具備し、
   前記第１の導電膜を形成する工程において、前記接続孔内にも前記第１の導電膜を形成し、
   前記第１の導電膜をエッチバックすることにより前記第１の導電パターンを形成する工程において、導電性プラグを前記接続孔内に埋め込む請求項１、２、又は４に記載の半導体装置の製造方法。
7. 前記絶縁膜の下層には第２の導電パターン又は半導体素子が形成されており、
   前記凸部を形成する工程において、前記基板に対して垂直な方向から見た場合に、前記凸部の側壁と前記第２の導電パターン又は前記半導体素子が少なくとも一部で重なるか、又は互いに近接するように、前記凸部を形成し、
   前記凸部を形成する工程の後、かつ前記第１の導電膜を形成する工程の前に、
   前記凸部の側壁の一部と前記第２の導電パターン又は前記半導体素子が重なっている部分又は近接する部分に位置する前記絶縁膜に、接続孔を形成する工程と、
   前記接続孔内、前記絶縁膜上、及び前記凸部上に第２の導電膜を形成する工程と、
   前記絶縁膜上及び前記凸部上に位置する前記第２の導電膜を除去することにより、前記導電性プラグを前記接続孔内に埋め込み、かつ前記凸部の側壁に第３の導電パターンを形成する工程と、
   を具備し、
   前記第１の導電パターンを形成する工程において、前記第１の導電パターンを前記第３の導電パターン上に形成し、
   前記配線を形成する工程において、前記第１の導電パターン及び前記第３の導電パターンを切断または選択的に除去することにより、前記配線を形成する請求項１、２、又は４に記載の半導体装置の製造方法。
8. 前記導電性パターンを切断または選択的に除去する工程は、
   前記絶縁膜上、前記凸部上、及び前記導電性パターン上にマスクパターンを形成する工程と、
   前記マスクパターンをマスクとして前記導電性パターンをエッチングすることにより、前記導電性パターンを切断または選択的に除去する工程と、
   前記マスクパターンを除去する工程と、
   を具備する請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
9. 配線を形成する工程において、前記導電パターンを２箇所以上で切断することにより、複数の配線を同一工程で形成する請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
10. 絶縁膜上に形成された、絶縁性の凸部と、
    前記凸部の側壁に形成された配線と、
    を具備する半導体装置。
11. 前記凸部の側壁の下又は近傍に位置し、前記絶縁膜に埋め込まれており、前記配線と電気的に接続する導電性プラグをさらに具備する請求項１０に記載の半導体装置。
12. 前記凸部の側壁及び前記絶縁膜に埋め込まれており、前記配線と電気的に接続する導電性プラグをさらに具備する請求項１０に記載の半導体装置。

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