JPH01238067A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JPH01238067A JPH01238067A JP6316988A JP6316988A JPH01238067A JP H01238067 A JPH01238067 A JP H01238067A JP 6316988 A JP6316988 A JP 6316988A JP 6316988 A JP6316988 A JP 6316988A JP H01238067 A JPH01238067 A JP H01238067A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
絶縁ゲート型バイポーラトランジスタ （Ｉ ＧＢＴ）
においてラッチアップによる素子破壊強度の向上を図っ
た構造に関し、 ｎ”−ｐ−ｎ−−ｐの寄生サイリスクがオンして発生す
るラッチアップを改善したＩＧＢＴにおいて、ゲート引
き出し電極などの下のｐ゛拡散領域中にホールが流れ込
むことによる分布抵抗による電極の発生を防止する構造
を提供することを目的とし、 一導電形のバックゲート拡散領域と該バックゲート拡散
領域内部の一部に形成された他の導電形のエミッタ拡散
領域とからなり、周辺部の少なくとも一部にチャネル領
域が形成されるセルが、複数個配置されて動作領域が形
成され、かつ各々の前記セルの前記バックゲート領域と
前記エミッタ領域とが前記動作領域をおおうエミッタ電
極で接触されて前記各々のセルが並列接続されてなる絶
縁ゲート型バイポーラトランジスタにおいて、前記動作
領域周辺部に配置された前記セルが少な（とも前記チャ
ネル領域の一部は動作するように一導電形の拡散領域で
連結されたことを特徴とする絶縁ゲート型バイポーラト
ランジスタを含み構成する。
においてラッチアップによる素子破壊強度の向上を図っ
た構造に関し、 ｎ”−ｐ−ｎ−−ｐの寄生サイリスクがオンして発生す
るラッチアップを改善したＩＧＢＴにおいて、ゲート引
き出し電極などの下のｐ゛拡散領域中にホールが流れ込
むことによる分布抵抗による電極の発生を防止する構造
を提供することを目的とし、 一導電形のバックゲート拡散領域と該バックゲート拡散
領域内部の一部に形成された他の導電形のエミッタ拡散
領域とからなり、周辺部の少なくとも一部にチャネル領
域が形成されるセルが、複数個配置されて動作領域が形
成され、かつ各々の前記セルの前記バックゲート領域と
前記エミッタ領域とが前記動作領域をおおうエミッタ電
極で接触されて前記各々のセルが並列接続されてなる絶
縁ゲート型バイポーラトランジスタにおいて、前記動作
領域周辺部に配置された前記セルが少な（とも前記チャ
ネル領域の一部は動作するように一導電形の拡散領域で
連結されたことを特徴とする絶縁ゲート型バイポーラト
ランジスタを含み構成する。
本発明は、絶縁ゲート型バイポーラトランジスタ （Ｉ
Ｃ；ＢＴ）においてラッチアップによる素子破壊に対す
る強度の向上を図った構造に関する。
Ｃ；ＢＴ）においてラッチアップによる素子破壊に対す
る強度の向上を図った構造に関する。
第５図（ａ）に断面図で示されるＩＧＥＴは知られたも
のであり、図中、１１は半導体基板、１２はｐ１型領域
（コレクタ注入領域）、１３はｎ−型領域、（コレクタ
領域）、１４はｐ型バックゲート領域、１５はｐ“型領
域、１６はｎ＋型エミッタ領域、１７はゲート絶縁膜、
１８はゲート電極、１９は眉間絶縁膜、２０はエミッタ
電極、２１はコレクタ電極、２２はチャネル領域を示す
。この構造において、ゲート電極に＋、コレクタ電極に
＋、エミッタ電極に一〇電圧を印加すると（Ｎチャネル
の場合）、電流が流れ始める。
のであり、図中、１１は半導体基板、１２はｐ１型領域
（コレクタ注入領域）、１３はｎ−型領域、（コレクタ
領域）、１４はｐ型バックゲート領域、１５はｐ“型領
域、１６はｎ＋型エミッタ領域、１７はゲート絶縁膜、
１８はゲート電極、１９は眉間絶縁膜、２０はエミッタ
電極、２１はコレクタ電極、２２はチャネル領域を示す
。この構造において、ゲート電極に＋、コレクタ電極に
＋、エミッタ電極に一〇電圧を印加すると（Ｎチャネル
の場合）、電流が流れ始める。
第５図（ｂ）はＩ ＧＢＴのユニットパターンの平面図
で、第５図（ａ）は同図（ｂ）のＡ−Ａ線断面図である
。
で、第５図（ａ）は同図（ｂ）のＡ−Ａ線断面図である
。
第５図（ｂ）において、２３はセルを、また砂地を付し
た部分はチャネル領域２２を、ＵＧＭはセル間隔を示す
。
た部分はチャネル領域２２を、ＵＧＭはセル間隔を示す
。
第６図は素子全体を示すチップパターンの平面図、第７
図（ａ）は第６図Ａ部の拡大平面図、第７回出）は第６
図Ａ部の断面図、第８図（ａ）は第６図Ｂ部の拡大平面
図、第８図（ｂ）は第６図Ｂ部の断面図である。これら
の図において、２４はゲートポンディングパッド（電極
）、２５はゲート周辺電極、２６はゲート引出し電極、
２７はエミッタ周辺電極、２８はエミッタポンディング
パッド（電極）、２９は周辺ｐ°拡散領域、３０はゲー
ト引出し電極の下のｐ゛゛散領域、３１はカバー絶縁膜
、３２は眉間絶縁膜である。
図（ａ）は第６図Ａ部の拡大平面図、第７回出）は第６
図Ａ部の断面図、第８図（ａ）は第６図Ｂ部の拡大平面
図、第８図（ｂ）は第６図Ｂ部の断面図である。これら
の図において、２４はゲートポンディングパッド（電極
）、２５はゲート周辺電極、２６はゲート引出し電極、
２７はエミッタ周辺電極、２８はエミッタポンディング
パッド（電極）、２９は周辺ｐ°拡散領域、３０はゲー
ト引出し電極の下のｐ゛゛散領域、３１はカバー絶縁膜
、３２は眉間絶縁膜である。
周辺ｐ゛゛散領域２９とゲート引出し電極下のｐ゛゛散
領域３０とは、第６図に示すように連続してつながるよ
うに形成され、目的とするところは、周辺ｐ＋拡散領域
２９は耐圧（逆方向ブレークダウン電圧）の確保、後者
は耐圧の確保およびゲート・コレクタ間容量を低減する
にあり、またｐ＋拡散領域３３（第３図）はエミッタ電
極２ｏをショートするために設けられる。
領域３０とは、第６図に示すように連続してつながるよ
うに形成され、目的とするところは、周辺ｐ＋拡散領域
２９は耐圧（逆方向ブレークダウン電圧）の確保、後者
は耐圧の確保およびゲート・コレクタ間容量を低減する
にあり、またｐ＋拡散領域３３（第３図）はエミッタ電
極２ｏをショートするために設けられる。
ＩＣ；ＢＴは構造的には絶縁ゲート型電界効果トランジ
スタ（ＭＯＳＦＥＴ）に似ているが、コレクタ側（ＭＯ
ＳＦＥＴの場合はドレイン側）が高濃度ｐ＋型領域１２
となっている（ＭＯＳＦＥＴは高濃度ｎ゛型領領域なっ
ている。）点が異なるものである。ＭＯＳＦＥＴの場合
、ユニポーラ素子で高耐圧になるほどオン抵抗が高くな
る欠点があり、これを改良するものとしてＩ ＧＢＴの
構造が考えられたのである。か−るＩＧＥＴの電流成分
は、第５図（ａ）に示すように、ｒｅが電子電流、ＩＰ
＋、１１）ｚがホール電流で、本質的にバイポーラ素子
である。Ｉ ＧＢＴのオン抵抗が低い理由は、このホー
ルの注入によりｎ−型コレクタ領域１３が伝導度変調を
受は抵抗が小さくなるからである。
スタ（ＭＯＳＦＥＴ）に似ているが、コレクタ側（ＭＯ
ＳＦＥＴの場合はドレイン側）が高濃度ｐ＋型領域１２
となっている（ＭＯＳＦＥＴは高濃度ｎ゛型領領域なっ
ている。）点が異なるものである。ＭＯＳＦＥＴの場合
、ユニポーラ素子で高耐圧になるほどオン抵抗が高くな
る欠点があり、これを改良するものとしてＩ ＧＢＴの
構造が考えられたのである。か−るＩＧＥＴの電流成分
は、第５図（ａ）に示すように、ｒｅが電子電流、ＩＰ
＋、１１）ｚがホール電流で、本質的にバイポーラ素子
である。Ｉ ＧＢＴのオン抵抗が低い理由は、このホー
ルの注入によりｎ−型コレクタ領域１３が伝導度変調を
受は抵抗が小さくなるからである。
ＩＣ，ＢＴは上記した利点を示す一方で、スイッチング
特性が遅くなること、Ｉｐｚの電流がチャネル領域２２
を流れることにより電子が注入され、ｎ”−ｐ−ｎ−−
ｐ“の寄生サイリスクがオンしくこの現象をラッチアッ
プという。）電流がいわば流れ放しの状態になり、電流
が制御できなくなるなどの問題点がある。
特性が遅くなること、Ｉｐｚの電流がチャネル領域２２
を流れることにより電子が注入され、ｎ”−ｐ−ｎ−−
ｐ“の寄生サイリスクがオンしくこの現象をラッチアッ
プという。）電流がいわば流れ放しの状態になり、電流
が制御できなくなるなどの問題点がある。
ここでチャネル領域２２とその周辺部分を拡大して示す
第９図を参照すると、ｎ”−ｐ−ｎ−−ｐ”の寄生サイ
リスクのオンによって発生するラッチアップは、ｎ”−
ｐ接合Ｊ１はｎ＋型ソース領域１６とｐ型領域１４とが
アルミニウム（Ａ２）のエミッタ電極２０によってショ
ートされているので通常は動作しないが、ホール電流Ｉ
Ｐｚが流れることにより、ｎ０型ソース領域１６の下の
Ｐ型バックゲートｆＪ域１４の抵抗により第６図Ｂ部の
ｎ３ソース領域１６をｐ″領域１５およびｐ型バンクゲ
ート領域１４のＰＮＮ接合炉順バイアスされｎ“型領域
１６より電子が注入されると、ｎ” −ｐ−ｎ−、ｐ
−ｎ−−ｐ”の各トランジスタの順方向電流利得αをそ
れぞれα１．α２とすると、α、＋α２〉１のとき、ｎ
”−ｐ−ｎ−−−ｐ＋サイリスクがオンし、ラッチアッ
プに至るのである。ｐ−ｎ−−ｐ”）ランジスタのα２
を１以下にすることは比較的容易であるが、ｎ”−ｐ−
ｎ−トランジスタのα１を１以下にすることは難しく、
通常α、＋α２〉１になるものである。
第９図を参照すると、ｎ”−ｐ−ｎ−−ｐ”の寄生サイ
リスクのオンによって発生するラッチアップは、ｎ”−
ｐ接合Ｊ１はｎ＋型ソース領域１６とｐ型領域１４とが
アルミニウム（Ａ２）のエミッタ電極２０によってショ
ートされているので通常は動作しないが、ホール電流Ｉ
Ｐｚが流れることにより、ｎ０型ソース領域１６の下の
Ｐ型バックゲートｆＪ域１４の抵抗により第６図Ｂ部の
ｎ３ソース領域１６をｐ″領域１５およびｐ型バンクゲ
ート領域１４のＰＮＮ接合炉順バイアスされｎ“型領域
１６より電子が注入されると、ｎ” −ｐ−ｎ−、ｐ
−ｎ−−ｐ”の各トランジスタの順方向電流利得αをそ
れぞれα１．α２とすると、α、＋α２〉１のとき、ｎ
”−ｐ−ｎ−−−ｐ＋サイリスクがオンし、ラッチアッ
プに至るのである。ｐ−ｎ−−ｐ”）ランジスタのα２
を１以下にすることは比較的容易であるが、ｎ”−ｐ−
ｎ−トランジスタのα１を１以下にすることは難しく、
通常α、＋α２〉１になるものである。
第４図は本発明に関係する例を示す図で、同図（ａ）は
ユニットパターンの平面図で、同図（ｂ）は同（ａ）の
Ａ−Ａ ’、Ａ−Ｂ、 Ａ ’ −Ｂ ’線断面図であ
る。
ユニットパターンの平面図で、同図（ｂ）は同（ａ）の
Ａ−Ａ ’、Ａ−Ｂ、 Ａ ’ −Ｂ ’線断面図であ
る。
第４図（ａ）において、砂地を付した部分がチャネル領
域２２である。この構成のユニットパターンは本出願人
の出願にかかる昭和６２年特許願第２６３２００号に記
載されたものであり、その特徴は、同図に示されるセル
２３の互に間隔をおいて配置された構造において、セル
２３の一辺にはチャネル領域２２を形成し、それとｎ−
型コレクタ領域１３をへだてて対向しているセル２３の
一辺にはチャネル領域２２を形成せずに、前記の注入さ
れるホールを引き出すための領域とする （第４図ゐ）
参照）。このような構造にすることにより、ゲート電極
１８の下のセル２３ではさまれたｎ−型コレクタ領域１
３に入ってきたホールは、ｎ°型エミッタソース領域１
６が高濃度に拡散されているので、ｎ”−ｐ−ｎ−の寄
生トランジスタが形成されている方には行きにくく、こ
れと対向しているｎ゛型ソース領域１６が拡散されてい
ない部分から引き出され、第１図（ｂ）において、”ｐ
ｚ＜＜Ｉｐｚ となる。これは、抵抗のより小さい方に
電流が流れやすいことによる。かくして、上記したパタ
ーンによると、ｎ” −ｐ−ｎ−の寄生トランジスタが
形成されている部分にはホール電流が流れにくく、従来
構造のものに比べてラッチアップが起こりにくくなるの
である。
域２２である。この構成のユニットパターンは本出願人
の出願にかかる昭和６２年特許願第２６３２００号に記
載されたものであり、その特徴は、同図に示されるセル
２３の互に間隔をおいて配置された構造において、セル
２３の一辺にはチャネル領域２２を形成し、それとｎ−
型コレクタ領域１３をへだてて対向しているセル２３の
一辺にはチャネル領域２２を形成せずに、前記の注入さ
れるホールを引き出すための領域とする （第４図ゐ）
参照）。このような構造にすることにより、ゲート電極
１８の下のセル２３ではさまれたｎ−型コレクタ領域１
３に入ってきたホールは、ｎ°型エミッタソース領域１
６が高濃度に拡散されているので、ｎ”−ｐ−ｎ−の寄
生トランジスタが形成されている方には行きにくく、こ
れと対向しているｎ゛型ソース領域１６が拡散されてい
ない部分から引き出され、第１図（ｂ）において、”ｐ
ｚ＜＜Ｉｐｚ となる。これは、抵抗のより小さい方に
電流が流れやすいことによる。かくして、上記したパタ
ーンによると、ｎ” −ｐ−ｎ−の寄生トランジスタが
形成されている部分にはホール電流が流れにくく、従来
構造のものに比べてラッチアップが起こりにくくなるの
である。
しかしながら、第６図のチップパターン平面図の動作領
域周辺部特にゲート引き出し電極２６の下のＰ°拡散領
域３０においては（第６図Ｂ部、第８図（ａ）の拡大図
、第８図（ｂ）の断面図に示される）、動作中その領域
３０に入ってきたホールはその領域３０中をＡＩ！、の
エミッタ周辺電極２７のあるところまで行かなければな
らない。
域周辺部特にゲート引き出し電極２６の下のＰ°拡散領
域３０においては（第６図Ｂ部、第８図（ａ）の拡大図
、第８図（ｂ）の断面図に示される）、動作中その領域
３０に入ってきたホールはその領域３０中をＡＩ！、の
エミッタ周辺電極２７のあるところまで行かなければな
らない。
従って、このゲート引き出し電極２６の下の２４拡散領
域３０中にこの部分の分布抵抗により電位が発生し、第
４図（Ｃ）、（ｄ）に示される構造としても、エミッタ
周辺電極２７および第４図（Ｃ）、（ｄ）のエミッタコ
ンタクト窓から遠くなるほど（例えば第６図のＢ部）ホ
ールが入りにくくなる。よって、この領域３０周辺のセ
ルはより多くのホールを引き出すことになり、この部分
でラッチアップが起こる。
域３０中にこの部分の分布抵抗により電位が発生し、第
４図（Ｃ）、（ｄ）に示される構造としても、エミッタ
周辺電極２７および第４図（Ｃ）、（ｄ）のエミッタコ
ンタクト窓から遠くなるほど（例えば第６図のＢ部）ホ
ールが入りにくくなる。よって、この領域３０周辺のセ
ルはより多くのホールを引き出すことになり、この部分
でラッチアップが起こる。
また、程度の差はあるものの、ゲートポンディングパッ
ド２４の下および周辺ｐ゛拡散領域２９についても同様
である。
ド２４の下および周辺ｐ゛拡散領域２９についても同様
である。
そこで本発明は、ｎ“−ｐ−ｎ−−ｐの寄生サイリスク
がオンして発生するラッチアップを改善したパターンを
有するＩ ＧＢＴにおいて、ゲート引き出し電極などの
下のｐ゛拡散領域中にホールが流れ込むことによる分布
抵抗による電位の発生を防止する構造を提供することを
目的とする。
がオンして発生するラッチアップを改善したパターンを
有するＩ ＧＢＴにおいて、ゲート引き出し電極などの
下のｐ゛拡散領域中にホールが流れ込むことによる分布
抵抗による電位の発生を防止する構造を提供することを
目的とする。
上記課題は、動作領域の周辺部に配置された一導電形の
バックゲート拡散領域と該バックゲート拡散領域内部の
一部に形成された他の導電形のエミッタ拡散領域とから
なり、周辺部の少なくとも一部にチャネル領域が形成さ
れるセルが、複数個配置されて動作領域が形成され、か
つ各々の前記セルの前記バックゲート領域と前記エミッ
タ領域とが前記動作領域をおおうエミッタ電極で接触さ
れて前記各々のセルが並列接続されてなる絶縁ゲート型
バイポーラトランジスタにおいて、前記動作領域周辺部
に配置された前記セルが少なくとも前記チャネル領域の
一部は動作するように一導電形の拡散領域で連結された
ことを特徴とする絶縁ゲート型バイポーラトランジスタ
によって解決される。
バックゲート拡散領域と該バックゲート拡散領域内部の
一部に形成された他の導電形のエミッタ拡散領域とから
なり、周辺部の少なくとも一部にチャネル領域が形成さ
れるセルが、複数個配置されて動作領域が形成され、か
つ各々の前記セルの前記バックゲート領域と前記エミッ
タ領域とが前記動作領域をおおうエミッタ電極で接触さ
れて前記各々のセルが並列接続されてなる絶縁ゲート型
バイポーラトランジスタにおいて、前記動作領域周辺部
に配置された前記セルが少なくとも前記チャネル領域の
一部は動作するように一導電形の拡散領域で連結された
ことを特徴とする絶縁ゲート型バイポーラトランジスタ
によって解決される。
本発明にか＼るＴ ＧＢＴにおいては、第４図（Ｃ）と
そのＤ −Ｄ ｔＩＡ断面図である同図（ｄ）〔ゲート
引出し電極２６の先端、第３図り部に対応する部分〕お
よび第４図（ｅ）とそのＦ−Ｆ線断面図である同図（ｆ
）〔周辺のｐ゛゛散領域２９の適当な部分、例えば第６
図Ｅ部に対応する部分〕に示されるように、それぞれの
部分のｐ゛゛散領域２９を動作領域をお−づているＡｆ
のエミッタ電極２０でショートすると、より短い距離で
ホールをエミッタ電極２０から引き出すことができ、ラ
ッチアップの改善をはかることができるのである。
そのＤ −Ｄ ｔＩＡ断面図である同図（ｄ）〔ゲート
引出し電極２６の先端、第３図り部に対応する部分〕お
よび第４図（ｅ）とそのＦ−Ｆ線断面図である同図（ｆ
）〔周辺のｐ゛゛散領域２９の適当な部分、例えば第６
図Ｅ部に対応する部分〕に示されるように、それぞれの
部分のｐ゛゛散領域２９を動作領域をお−づているＡｆ
のエミッタ電極２０でショートすると、より短い距離で
ホールをエミッタ電極２０から引き出すことができ、ラ
ッチアップの改善をはかることができるのである。
以下、本発明を図示の実施例により具体的に説明する。
前記したラッチアップを改善するためには、第６図を参
照して説明した原理により、第５図（ａ）に示した電流
１ｐｔを減らすことと、さらにｐ型バックゲートＯｆｆ
域１４の抵抗を減らすことが考えられる。電流１ｐｔ＠
減らすには、第５図（ｂ）に示したセル間隔ＵＧＮを狭
くして電流ＩＰｚの流路を短くし、Ａｕ拡散をｎ−型コ
レクタ領域１３に適用し、ｐ型バックゲート領域１４に
到達するホールの量を少なくすること、コレクタ側のｐ
”−ｎ−接合にｎ゛層を設け、Ｐ゛型領領域１２ら注入
されるホールの量を少なくすることも、考えられる。一
方、ｐ型バックゲート６ｉ域１２の抵抗を減少するには
、第５図（ａ）に示されるように、ｐ゛型領領域１５ｐ
型頭域１４の一部に設けること、ｎ”−ｐ−ｎ−の寄生
トランジスタにおいてベースに相当するｐ型頭域１４の
幅を広くすること、が考えられるので、本発明において
は、上記した点を考慮した上でラッチアップの改良を図
るものである。
照して説明した原理により、第５図（ａ）に示した電流
１ｐｔを減らすことと、さらにｐ型バックゲートＯｆｆ
域１４の抵抗を減らすことが考えられる。電流１ｐｔ＠
減らすには、第５図（ｂ）に示したセル間隔ＵＧＮを狭
くして電流ＩＰｚの流路を短くし、Ａｕ拡散をｎ−型コ
レクタ領域１３に適用し、ｐ型バックゲート領域１４に
到達するホールの量を少なくすること、コレクタ側のｐ
”−ｎ−接合にｎ゛層を設け、Ｐ゛型領領域１２ら注入
されるホールの量を少なくすることも、考えられる。一
方、ｐ型バックゲート６ｉ域１２の抵抗を減少するには
、第５図（ａ）に示されるように、ｐ゛型領領域１５ｐ
型頭域１４の一部に設けること、ｎ”−ｐ−ｎ−の寄生
トランジスタにおいてベースに相当するｐ型頭域１４の
幅を広くすること、が考えられるので、本発明において
は、上記した点を考慮した上でラッチアップの改良を図
るものである。
本発明においては、前記した構造をさらに完全にするた
めと電流のバランスをよりよくするため、動作領域周辺
をすべて内部と同一形状の繰返しパターンで終結させ、
このときにＡｆのエミッタ電極２０を周辺のセルとショ
ートさせるものである。
めと電流のバランスをよりよくするため、動作領域周辺
をすべて内部と同一形状の繰返しパターンで終結させ、
このときにＡｆのエミッタ電極２０を周辺のセルとショ
ートさせるものである。
本発明にか＼るＩＧＢＴの構造は第１図、第２図および
第３図に示され、第１図（ａ）とそのＢ−Ｂ線断面図で
ある同図［有］）はそれぞれ第６図Ａ部に対応する部分
の平面図と断面図、第２図（ａ）とそのＢ−Ｂ線断面図
である同図（ハ）はそれぞれ第６図のＢ部に対応する部
分の平面図と断面図、第３図（ａ）とそのＢ−Ｂ線断面
図である同図（ロ）はそれぞれ第６図の０部に対応する
部分の平面図と断面図である。
第３図に示され、第１図（ａ）とそのＢ−Ｂ線断面図で
ある同図［有］）はそれぞれ第６図Ａ部に対応する部分
の平面図と断面図、第２図（ａ）とそのＢ−Ｂ線断面図
である同図（ハ）はそれぞれ第６図のＢ部に対応する部
分の平面図と断面図、第３図（ａ）とそのＢ−Ｂ線断面
図である同図（ロ）はそれぞれ第６図の０部に対応する
部分の平面図と断面図である。
図示の如く、複数個のセル２３はチップの動作領域内部
のみでなく、動作領域の周辺に沿って繰返しパターンで
設けられている。
のみでなく、動作領域の周辺に沿って繰返しパターンで
設けられている。
第１図を参照すると、同図（９）に矢印Ａで示す領域が
動作領域であり、エミッタ電極２０はこの動作領域をお
おっている。エミッタ周辺電極２７はこのエミッタ電極
２０と連続してつながるように形成され、さらにｐ＋拡
散領域２９とショートしていて耐圧確保のためのフィー
ルドプレートの目的をはたす。なお第１図（ｂ）で、ゲ
ート周辺電極２５の下のｐ゛゛散領域に入ってきたホー
ルは動作領域をおおうエミッタ電極２０とともにこのエ
ミッタ周辺電極２７からも引き出される。
動作領域であり、エミッタ電極２０はこの動作領域をお
おっている。エミッタ周辺電極２７はこのエミッタ電極
２０と連続してつながるように形成され、さらにｐ＋拡
散領域２９とショートしていて耐圧確保のためのフィー
ルドプレートの目的をはたす。なお第１図（ｂ）で、ゲ
ート周辺電極２５の下のｐ゛゛散領域に入ってきたホー
ルは動作領域をおおうエミッタ電極２０とともにこのエ
ミッタ周辺電極２７からも引き出される。
第２図を参照すると、電極構造は第６図のＢ部と同様の
構造で、この構造において、ゲート引出し電極２６の下
のＰ゛゛散領域３０内に入ったホールは、エミッタ電極
２０によって引き出される。
構造で、この構造において、ゲート引出し電極２６の下
のＰ゛゛散領域３０内に入ったホールは、エミッタ電極
２０によって引き出される。
第３図ｂ）の構造において、エミッタポンディングパッ
ド２８の下のｐ゛゛散領域３３に入ったホールは、エミ
ッタ電極２０によって引出される。
ド２８の下のｐ゛゛散領域３３に入ったホールは、エミ
ッタ電極２０によって引出される。
［発明の効果〕
以上延べたように本発明によれば、周辺ｐ＋拡散領域２
９と、ゲートポンディングパッド２４の下、ゲート引出
し電極２６の下およびエミッタポンディングパッド２８
の下のｐ＋拡散領域３０に入ってきたホールはすぐ近く
のエミッタ電極より引出されるためｐ゛゛散領域中の分
布抵抗による電位降下がなくなり、さらに、動作領域周
辺がすべて内部と同一の繰返しパターンでつながってい
るので、均一な動作が実現され、ラッチアップに対して
強いＩＧＢＴが得られるのである。
９と、ゲートポンディングパッド２４の下、ゲート引出
し電極２６の下およびエミッタポンディングパッド２８
の下のｐ＋拡散領域３０に入ってきたホールはすぐ近く
のエミッタ電極より引出されるためｐ゛゛散領域中の分
布抵抗による電位降下がなくなり、さらに、動作領域周
辺がすべて内部と同一の繰返しパターンでつながってい
るので、均一な動作が実現され、ラッチアップに対して
強いＩＧＢＴが得られるのである。
第１図は本発明実施例の図で、その（ａ）とら）はそれ
ぞれ第６図Ａ部に対応する部分の平面図と断面図、 第２図は本発明実施例の図で、その（ａ）と（ｂ）はそ
れぞれ第６図Ｂ部に対応する部分の平面図と断面図、 第３図は本発明実施例の図で、その（ａ）と（ｂ）はそ
れぞれ第６図Ｃ部に対応する部分の平面図と断面図、 第４図は本発明に関係する例の図で、その（ａ）は平面
図、ら）は同図（ａ）のＡ−Ｂ、Ａ−Ａ’、Ａ’−Ｂ°
線断面図、同図（Ｃ）と（ｄ）はそれぞれ第６図り部に
対応する部分の平面図と断面図、同図（ｅ）と（ｆ）は
それぞれ第６図Ｂ部に対応する部分の平面図と断面図、 第５図は従来例の図で、その（ａ）と（ｂ）はそれぞれ
断面図と平面図、 第６図はｍチップパターン平面図、 第７図は従来例の図で、その（ａ）と（ｂ）はそれぞれ
第６図Ａ部の平面図と断面図、 第８図は従来例の図で、その（ａ）と（ｂ）はそれぞれ
第６図Ｂ部の平面図と断面図、 第９図は従来例におけるラッチアップを説明する断面図
である。 図中、 １１は半導体基板、 １２はｐ＋型領領域 １３はｎ−型コレクタ領域、 １４はＰ型バックゲート領域、 １５はｐ゛型領領域 １６はｎ＋＋エミッタ領域、 １７はゲート絶縁膜、 １８はゲート電極、 １９は層間絶縁膜、 ２０はエミッタ電極、 ２１はコレクタ電極、 ２２はチャネル領域、 ２３はセル、 ２４はゲートボンディングバンド、 ２５はゲート周辺電極、 ２６はゲート引き出し電極、 ２７はエミッタ周辺電極、 ２８はエミッタポンディングパッド、 ２９と３０はｐ・拡散領域、 ３１はカバー絶縁膜、 ３２は眉間絶縁膜、 ３３はｐ゛゛散領域 を示す。
ぞれ第６図Ａ部に対応する部分の平面図と断面図、 第２図は本発明実施例の図で、その（ａ）と（ｂ）はそ
れぞれ第６図Ｂ部に対応する部分の平面図と断面図、 第３図は本発明実施例の図で、その（ａ）と（ｂ）はそ
れぞれ第６図Ｃ部に対応する部分の平面図と断面図、 第４図は本発明に関係する例の図で、その（ａ）は平面
図、ら）は同図（ａ）のＡ−Ｂ、Ａ−Ａ’、Ａ’−Ｂ°
線断面図、同図（Ｃ）と（ｄ）はそれぞれ第６図り部に
対応する部分の平面図と断面図、同図（ｅ）と（ｆ）は
それぞれ第６図Ｂ部に対応する部分の平面図と断面図、 第５図は従来例の図で、その（ａ）と（ｂ）はそれぞれ
断面図と平面図、 第６図はｍチップパターン平面図、 第７図は従来例の図で、その（ａ）と（ｂ）はそれぞれ
第６図Ａ部の平面図と断面図、 第８図は従来例の図で、その（ａ）と（ｂ）はそれぞれ
第６図Ｂ部の平面図と断面図、 第９図は従来例におけるラッチアップを説明する断面図
である。 図中、 １１は半導体基板、 １２はｐ＋型領領域 １３はｎ−型コレクタ領域、 １４はＰ型バックゲート領域、 １５はｐ゛型領領域 １６はｎ＋＋エミッタ領域、 １７はゲート絶縁膜、 １８はゲート電極、 １９は層間絶縁膜、 ２０はエミッタ電極、 ２１はコレクタ電極、 ２２はチャネル領域、 ２３はセル、 ２４はゲートボンディングバンド、 ２５はゲート周辺電極、 ２６はゲート引き出し電極、 ２７はエミッタ周辺電極、 ２８はエミッタポンディングパッド、 ２９と３０はｐ・拡散領域、 ３１はカバー絶縁膜、 ３２は眉間絶縁膜、 ３３はｐ゛゛散領域 を示す。
Claims (1)
- 一導電形のバックゲート拡散領域と該バックゲート拡
散領域内部の一部に形成された他の導電形のエミッタ拡
散領域とからなり、周辺部の少なくとも一部にチャネル
領域が形成されるセルが、複数個配置されて動作領域が
形成され、かつ各々の前記セルの前記バックゲート領域
と前記エミッタ領域とが前記動作領域をおおうエミッタ
電極で接触されて前記各々のセルが並列接続されてなる
絶縁ゲート型バイポーラトランジスタにおいて、前記動
作領域周辺部に配置された前記セルが少なくとも前記チ
ャネル領域の一部は動作するように一導電形の拡散領域
で連結されたことを特徴とする絶縁ゲート型バイポーラ
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316988A JPH01238067A (ja) | 1988-03-18 | 1988-03-18 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316988A JPH01238067A (ja) | 1988-03-18 | 1988-03-18 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01238067A true JPH01238067A (ja) | 1989-09-22 |
Family
ID=13221481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6316988A Pending JPH01238067A (ja) | 1988-03-18 | 1988-03-18 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01238067A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218643A (ja) * | 1989-11-17 | 1991-09-26 | Toshiba Corp | 大電力用半導体装置 |
| JP2007129195A (ja) * | 2005-10-05 | 2007-05-24 | Sanken Electric Co Ltd | 半導体装置 |
| WO2015004883A1 (ja) * | 2013-07-11 | 2015-01-15 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| WO2016021077A1 (ja) * | 2014-08-08 | 2016-02-11 | 株式会社日立製作所 | 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両 |
-
1988
- 1988-03-18 JP JP6316988A patent/JPH01238067A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218643A (ja) * | 1989-11-17 | 1991-09-26 | Toshiba Corp | 大電力用半導体装置 |
| JP2007129195A (ja) * | 2005-10-05 | 2007-05-24 | Sanken Electric Co Ltd | 半導体装置 |
| WO2015004883A1 (ja) * | 2013-07-11 | 2015-01-15 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
| US9406796B2 (en) | 2013-07-11 | 2016-08-02 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device |
| WO2016021077A1 (ja) * | 2014-08-08 | 2016-02-11 | 株式会社日立製作所 | 半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両 |
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