TWI693717B - 功率積體裝置、包含其之電子裝置以及包含其之電子系統 - Google Patents

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Abstract

一種功率積體裝置包含一半導體層，其具有第一導電性；一源極區域以及一汲極區域，其分別具有第二導電性並且被設置在所述半導體層中，其中所述源極區域以及所述汲極區域是和彼此間隔開的；一第一漂移區域，其具有所述第二導電性，被設置在所述半導體層中，並且圍繞所述汲極區域；一第二漂移區域，其具有所述第二導電性，被設置在所述半導體層中，接觸所述第一漂移區域的一側壁，並且具有一雜質濃度是低於所述第一漂移區域的一雜質濃度；一閘極絕緣層，其被設置在一介於所述源極區域與所述第二漂移區域之間的通道區域之上，並且延伸在所述第二漂移區域之上；一場絕緣板，其被設置在所述第二漂移區域以及所述第一漂移區域之上，接觸所述閘極絕緣層的一側壁，並且具有一平面的結構；以及一閘極導電圖案，其被設置在所述閘極絕緣層之上，其中所述閘極導電圖案是延伸在所述場絕緣板之上。

Description

功率積體裝置、包含其之電子裝置以及包含其之電子系統
本揭露內容的各種實施例是有關於半導體積體電路，並且更具體而言是有關於功率積體裝置、包含其之電子裝置、以及包含其之電子系統。
相關申請案的交互參照
本申請案是根據第35號美國法典第119條(a)項主張2015年2月17日申請的韓國申請案號10-2015-0024488的優先權，所述韓國申請案是以其整體被納入在此作為參考。
具有控制器及驅動器兩者的功能的積體電路可被採用在智慧型功率裝置中。所述智慧型功率裝置的輸出電路可被設計以包含操作在高電壓下的橫向雙重擴散MOS(LDMOS)電晶體。因此，所述LDMOS電晶體的崩潰電壓(例如，一汲極接面崩潰電壓以及一閘極介電質崩潰電壓)是可能會直接影響所述LDMOS電晶體的穩定操作的重要因素。此外，所述LDMOS電晶體的導通電阻(Ron)也是一可能會影響LDMOS電晶體的電性特徵(例如，LDMOS電晶體的電流驅動能力)的重要因素。為了改善所述LDMOS電晶體的汲極接面崩潰電壓，在一汲極區域與一通道區域之間的一 漂移區域的一摻雜濃度應該被降低、或是在所述漂移區域中的載子的一漂移長度(對應於在所述漂移區域中的一電流路徑的一長度)應該被增大。然而，在此一情形中，所述LDMOS電晶體的電流驅動能力可能會被劣化，以增高LDMOS電晶體的導通電阻(Ron)。相反地，若在所述汲極區域與通道區域之間的漂移區域的摻雜濃度增加、或是在所述漂移區域中的漂移長度減小，則所述LDMOS電晶體的導通電阻(Ron)可被降低以改善LDMOS電晶體的電流驅動能力，但是LDMOS電晶體的汲極接面崩潰電壓可能會被降低。換言之，在所述LDMOS電晶體中，所述導通電阻以及汲極接面崩潰電壓可能會具有一種取捨關係。
各種的實施例是針對於功率積體裝置、包含其之電子裝置、以及包含其之電子系統。
根據一實施例，一種功率積體裝置包含一半導體層，其具有第一導電性；一源極區域以及一汲極區域，其分別具有第二導電性並且被設置在所述半導體層中，其中所述源極區域以及所述汲極區域是和彼此間隔開的；一第一漂移區域，其具有所述第二導電性，被設置在所述半導體層中，並且圍繞所述汲極區域；一第二漂移區域，其具有所述第二導電性，被設置在所述半導體層中，接觸所述第一漂移區域的一側壁，並且具有一雜質濃度是低於所述第一漂移區域的一雜質濃度；一閘極絕緣層，其被設置在一介於所述源極區域與所述第二漂移區域之間的通道區域之上，並且延伸在所述第二漂移區域之上；一場絕緣板，其被設置在所述第二漂移區域以及所述第一漂移區域之上，接觸所述閘極絕緣層的一側壁，並且具有 一平面的結構；以及一閘極導電圖案，其被設置在所述閘極絕緣層之上，其中所述閘極導電圖案是延伸在所述場絕緣板之上。
根據另一實施例，一種功率積體裝置包含一半導體層，其具有第一導電性；一源極區域，其具有第二導電性；一漂移區域，其具有所述第二導電性，被設置在所述半導體層中，並且藉由一通道區域以和所述源極區域間隔開；一汲極區域，其具有所述第二導電性並且被設置在所述漂移區域的一上方部分中；一閘極絕緣層，其被設置在所述通道區域之上並且延伸在所述漂移區域之上；一第一場絕緣板，其被設置在所述漂移區域之上，接觸所述閘極絕緣層的一側壁，並且具有一平面的結構；一第二場絕緣板，其是從所述第一場絕緣板之下延伸到所述漂移區域中並且具有一溝槽結構；以及一閘極導電圖案，其被設置在所述閘極絕緣層之上，其中所述閘極導電圖案是延伸在所述第一場絕緣板之上。
根據另一實施例，一種電子裝置包含一高電壓的積體電路以及一功率積體裝置。所述高電壓的積體電路是適合用於響應於一輸入信號以產生一輸出信號。所述功率積體裝置是適合用於根據所述高電壓的積體電路的輸出信號以執行一開關操作。所述功率積體裝置包含一半導體層，其具有第一導電性；一源極區域以及一汲極區域，其分別具有第二導電性並且被設置在所述半導體層中，其中所述源極區域以及所述汲極區域是和彼此間隔開的；一第一漂移區域，其具有所述第二導電性，被設置在所述半導體層中，並且圍繞所述汲極區域；一第二漂移區域，其具有所述第二導電性，被設置在所述半導體層中，接觸所述第一漂移區域的一側壁，並且具有一雜質濃度是低於所述第一漂移區域的一雜質濃度；一閘極絕緣 層，其被設置在一介於所述源極區域與所述第二漂移區域之間的通道區域之上，並且延伸在所述第二漂移區域之上；一場絕緣板，其被設置在所述第二漂移區域以及所述第一漂移區域之上，接觸所述閘極絕緣層的一側壁，並且具有一平面的結構；以及一閘極導電圖案，其被設置在所述閘極絕緣層之上，其中所述閘極導電圖案是延伸在所述場絕緣板之上。
根據另一實施例，一種電子裝置包含一高電壓的積體電路以及一功率積體裝置。所述高電壓的積體電路是適合用於響應於一輸入信號以產生一輸出信號。所述功率積體裝置是適合用於根據所述高電壓的積體電路的輸出信號以執行一開關操作。所述功率積體裝置包含一半導體層，其具有第一導電性；一源極區域，其具有第二導電性；一漂移區域，其具有所述第二導電性，被設置在所述半導體層中，並且藉由一通道區域以和所述源極區域間隔開；一汲極區域，其具有所述第二導電性並且被設置在所述漂移區域的一上方部分中；一閘極絕緣層，其被設置在所述通道區域之上並且延伸在所述漂移區域之上；一第一場絕緣板，其被設置在所述漂移區域之上，接觸所述閘極絕緣層的一側壁，並且具有一平面的結構；一第二場絕緣板，其是從所述第一場絕緣板之下延伸到所述漂移區域中並且具有一溝槽結構；以及一閘極導電圖案，其被設置在所述閘極絕緣層之上，其中所述閘極導電圖案是延伸在所述第一場絕緣板之上。
根據另一實施例，一種電子系統包含一行動台數據機(MSM)、一射頻(RF)子系統、一顯示器、一記憶體以及一電源管理積體電路(PMIC)，所述PMIC是被配置以包含一功率積體裝置並且供應一電源供應器電壓至所述MSM、所述RF子系統以及所述顯示器。所述功率積體裝置包 含一半導體層，其具有第一導電性；一源極區域以及一汲極區域，其分別具有第二導電性並且被設置在所述半導體層中，其中所述源極區域以及所述汲極區域是和彼此間隔開的；一第一漂移區域，其具有所述第二導電性，被設置在所述半導體層中，並且圍繞所述汲極區域；一第二漂移區域，其具有所述第二導電性，被設置在所述半導體層中，接觸所述第一漂移區域的一側壁，並且具有一雜質濃度是低於所述第一漂移區域的一雜質濃度；一閘極絕緣層，其被設置在一介於所述源極區域與所述第二漂移區域之間的通道區域之上，並且延伸在所述第二漂移區域之上；一場絕緣板，其被設置在所述第二漂移區域以及所述第一漂移區域之上，接觸所述閘極絕緣層的一側壁，並且具有一平面的結構；以及一閘極導電圖案，其被設置在所述閘極絕緣層之上，其中所述閘極導電圖案是延伸在所述場絕緣板之上。
根據另一實施例，一種電子系統包含一行動台數據機(MSM)、一射頻(RF)子系統、一顯示器、一記憶體以及一電源管理積體電路(PMIC)，所述PMIC是被配置以包含一功率積體裝置並且供應一電源供應器電壓至所述MSM、所述RF子系統以及所述顯示器。所述功率積體裝置包含一半導體層，其具有第一導電性；一源極區域，其具有第二導電性；一漂移區域，其具有所述第二導電性，被設置在所述半導體層中，並且藉由一通道區域以和所述源極區域間隔開；一汲極區域，其具有所述第二導電性並且被設置在所述漂移區域的一上方部分中；一閘極絕緣層，其被設置在所述通道區域之上並且延伸在所述漂移區域之上；一第一場絕緣板，其被設置在所述漂移區域之上，接觸所述閘極絕緣層的一側壁，並且具有一平面的結構；一第二場絕緣板，其是從所述第一場絕緣板之下延伸到所述 漂移區域中並且具有一溝槽結構；以及一閘極導電圖案，其被設置在所述閘極絕緣層之上，其中所述閘極導電圖案是延伸在所述第一場絕緣板之上。
100:功率積體裝置
102:基板
104:P型半導體層
106:N型源極區域
108:N型汲極區域
110:P型本體接點區域
112:P型接點區域
114:溝槽隔離層
116:本體區域
118:第一N型漂移區域
120:第二N型漂移區域
122:漂移區域
124:井區域
126:通道區域
128:閘極絕緣層
130:場絕緣板
132:閘極導電層
200:功率積體裝置
202:基板
204:P型半導體層
206:N型源極區域
208:N型汲極區域
210:P型本體接點區域
212:P型接點區域
214:溝槽隔離層
216:P型本體區域
218:第一N型漂移區域
220:第二N型漂移區域
222:漂移區域
224:井區域
226:通道區域
228:閘極絕緣層
230:場絕緣板
232:閘極導電層
252:N型內埋層
254:P型內埋層
256:N型接點區域
258:N型吸收區域
300:功率積體裝置
302:基板
304:P型半導體層
306:N型源極區域
308:N型汲極區域
310:P型本體接點區域
312:P型接點區域
314:溝槽隔離層
316:P型本體區域
318:第一N型漂移區域
320:第二N型漂移區域
322:漂移區域
324:井區域
326:通道區域
328:閘極絕緣層
330:第一場絕緣板
332:閘極導電層
350:第二場絕緣板
400:功率積體裝置
402:基板
404:P型半導體層
406:N型源極區域
408:N型汲極區域
410:P型本體接點區域
412:P型接點區域
414:溝槽隔離層
416:P型本體區域
418:第一N型漂移區域
420:第二N型漂移區域
422:漂移區域
424:井區域
426:通道區域
428:閘極絕緣層
430:第一場絕緣板
432:閘極導電層
450:第二場絕緣板
452:N型內埋層
454:P型內埋層
456:N型接點區域
458:N型吸收區域
700:電子裝置
710:高電壓的積體電路(HVIC)
720:功率積體裝置
730:飛輪二極體
800:電子系統
810:行動台數據機(MSM)
820:射頻(RF)子系統
830:電源管理積體電路(PMIC)
840:顯示器
850:記憶體
860:天線
D:汲極端子
D1:第一接面深度
D2:第二接面深度
D3:第三接面深度
D4:第一接面深度
D5:第二接面深度
D6:第三接面深度
G:閘極端子
IN:輸入端子
L1:長度
L2:長度
L3:長度
L4:長度
L5:長度
O:輸出端子
OUT:輸出端子
P:電源供應器端子
S:源極端子
VCC:供應電壓端子
W1:第一寬度
W2:第二寬度
W3:第一寬度
W4:第二寬度
本揭露內容的各種實施例在考量到所附的圖式以及所附的詳細說明下將會變得更明顯，其中：圖1是描繪根據一實施例的一種功率積體裝置的立體圖；圖2是描繪在圖1中所示的功率積體裝置的一場絕緣板部分的放大的橫截面圖；圖3是描繪根據另一實施例的一種功率積體裝置的立體圖；圖4是描繪根據又一實施例的一種功率積體裝置的立體圖；圖5是描繪在圖4中所示的功率積體裝置的一第一場絕緣板部分以及一第二場絕緣板部分的放大的橫截面圖；圖6是描繪根據又一實施例的一種功率積體裝置的立體圖；圖7是描繪一種採用根據本揭露內容的某些實施例的功率積體裝置中的至少一個的電子裝置的概要圖；以及圖8是描繪一種採用根據本揭露內容的某些實施例的功率積體裝置中的至少一個的電子系統的方塊圖。
在例如是LDMOS電晶體的功率積體裝置中，一藉由一矽局部氧化(LOCOS)製程所形成的場絕緣板可被採用以作為一閘極介電層，並且一閘極電極可以延伸到所述場絕緣板之上。根據此閘極結構，一汲極電場可被降低，並且由於一汲極結構所造成的一閘極調變現象可被抑制。然而， 若所述LOCOS的場絕緣板被採用在所述功率積體裝置中，則在縮減所述功率積體裝置的一尺寸、或是在增高一汲極接面崩潰電壓上可能會有一些限制。尤其，隨著所述功率積體裝置變成更高度集積的，在一汲極區域與一源極區域之間的一距離已經被縮短。在此種情形中，橫跨一例如是汲極接面的冶金的接面的一電場可能會增大。此外，若所述功率積體裝置被縮小以增加其集積密度，則所述冶金的接面(亦即所述汲極接面)的一曲率半徑可被縮減以增大橫跨所述冶金的接面的一電場。因此，所述冶金的接面的一崩潰電壓特徵可能會劣化。再者，所述LOCOS的場絕緣板可能會導致在控制所述功率積體裝置的一通道長度上的困難度。於是，以下的實施例可提供各種的功率積體裝置，其甚至能夠在不利用所述LOCOS場絕緣板下改善一導通電阻的特徵以及一崩潰電壓特徵。
將會瞭解到的是，儘管第一、第二、第三等等的術語可能在此被使用來描述各種的元件，但是這些元件不應該受限於這些術語。這些術語只是被用來區別一元件與另一元件而已。因此，在某些實施例中的一第一元件可能在其它實施例中被稱為一第二元件，而不脫離本揭露內容的教示。
同樣將會理解到的是，當一元件被稱為位在另一元件"上"、"之上"、"上面"、"下"、"之下"或是"下面"時，其可以直接接觸所述另一元件、或是至少一介於中間的元件可以存在於兩者之間。於是，在此所用的例如是"上"、"之上"、"上面"、"下"、"之下"、"下面"與類似者的術語只是為了描述特定實施例之目的而已，因而並不欲限制本揭露內容的範疇。
進一步將會理解到的是，當一元件被稱為"連接"或"耦接"至 另一元件時，其可以直接連接或耦接至所述另一元件、或是介於中間的元件可以存在。
圖1是描繪根據一實施例的一種功率積體裝置100的立體圖。參照圖1，所述功率積體裝置100可包含一具有一第一導電性類型的半導體層104(例如，一P型半導體層)，其被設置在一基板102上。在某些實施例中，所述P型半導體層104可以是藉由一磊晶製程所生長的一材料層。或者是，所述P型半導體層104可以是藉由將雜質離子植入到一半導體基板中所提供的。若所述基板102是一具有所述第一導電性類型(亦即，所述P型)的半導體基板，則所述基板102可以作為所述P型半導體層104。所述P型半導體層104可以是一矽層。
被重摻雜具有一第二導電性類型的雜質的一源極區域106以及一汲極區域108(例如，一N型源極區域以及一N型汲極區域)可被設置在所述P型半導體層104的一上方部分中，而和彼此在一第一方向上間隔開。所述N型源極區域106以及N型汲極區域108的每一個可以延伸在一交叉所述第一方向的第二方向上，以具有一條帶形狀。
一被重摻雜P型雜質的本體接點(body contact)區域110可被設置在所述N型源極區域106的一側。所述N型源極區域106的一側壁可以接觸所述P型本體接點區域110的一側壁。
一被重摻雜P型雜質的接點區域112可被設置在所述P型半導體層104的一上方部分中，以和所述N型汲極區域108在所述第一方向上間隔開。
一溝槽隔離層114可被設置在所述P型接點區域112與N 型汲極區域108之間。所述溝槽隔離層114可被設置以將所述功率積體裝置100與被形成在所述基板102的其它區域中的其它裝置電性隔離開。此外，所述溝槽隔離層114可被設置以將構成所述功率積體裝置100的一些雜質接面區域彼此電性隔離開。
所述N型源極區域106以及P型本體接點區域110可以被一P型本體區域116所圍繞，所述P型本體區域116是被設置在所述P型半導體層104中。所述P型本體區域116可以具有一第一接面深度D1。所述N型汲極區域108可以被一漂移區域122所圍繞，所述漂移區域122是被設置在所述P型半導體層104中，以具有和所述N型汲極區域108相同的導電性類型。所述P型接點區域112可以被一井區域124所圍繞，所述井區域124是被設置在所述P型半導體層104中，以具有和所述P型接點區域112相同的導電性類型。
所述漂移區域122可包含一第一N型漂移區域118以及一第二N型漂移區域120。所述第一N型漂移區域118可被設置在所述P型半導體層104的一上方部分中，以圍繞所述N型汲極區域108的側壁以及一底表面，並且具有一第二接面深度D2。所述第二N型漂移區域120可被設置在所述P型半導體層104的一上方部分中，其接觸所述第一N型漂移區域118的一側壁，並且和所述P型本體區域116在所述第一方向上間隔開。
所述第二N型漂移區域120可以具有一第三接面深度D3。所述第三接面深度D3可以是小於所述第二接面深度D2。所述P型本體區域116的第一接面深度D1可以是小於所述第二接面深度D2，並且可以是大於所述第三接面深度D3。
所述第一N型漂移區域118的一雜質濃度可以是低於所述N型汲極區域108的一雜質濃度。所述第二N型漂移區域120的一雜質濃度可以是低於所述第一N型漂移區域118的一雜質濃度。所述P型半導體層104的一介於所述N型源極區域106與第二N型漂移區域120之間的上方部分可以對應於一通道區域126。
一閘極絕緣層128可被設置在介於所述N型源極區域106與第二N型漂移區域120之間的通道區域126上。所述閘極絕緣層128可以延伸到所述第二N型漂移區域120之上某一長度。
一場絕緣板130可被設置在所述第一N型漂移區域118的一頂表面以及所述第二N型漂移區域120的一頂表面上。所述場絕緣板130可以具有一平面的結構。換言之，所述場絕緣板130的一底表面可以是位在和所述第一N型漂移區域118的頂表面以及所述第二N型漂移區域120的頂表面相同的水平高度，並且所述場絕緣板130可以從所述第一及第二N型漂移區域118及120的頂表面向上地突出以具有某一高度。所述場絕緣板130的一側壁可以接觸所述閘極絕緣層128的一側壁。所述場絕緣板130是比所述閘極絕緣層128厚。
在某些實施例中，所述場絕緣板130的一相對所述閘極絕緣層128的側壁可以是與所述N型汲極區域108的一側壁垂直地對齊。或者是，所述場絕緣板130可以橫向地延伸到所述N型汲極區域108的一頂表面之上，以和所述N型汲極區域108的一部分重疊。在某些實施例中，所述場絕緣板130可包含一氧化物層。
一閘極導電層132可被設置在所述閘極絕緣層128上。因 此，所述閘極導電層132可以和所述通道區域126的一整個部分以及所述第二N型漂移區域120的一相鄰所述通道區域126的部分垂直地重疊。所述閘極導電層132的一側壁可以是和所述N型源極區域106的一相鄰所述通道區域126的側壁自對齊。所述閘極導電層132可以延伸到所述場絕緣板130的一頂表面之上，以覆蓋所述場絕緣板130的一部分。因此，所述閘極導電層132亦可以和所述第二N型漂移區域120的其餘的部分以及所述第一N型漂移區域118的一相鄰所述第二N型漂移區域120的部分垂直地重疊。
由於所述場絕緣板130具有一平面的結構，因此從所述N型汲極區域108朝向所述N型源極區域106的一電流路徑可被縮短，相較於採用一LOCOS場絕緣板的一般的積體裝置，其改善所述功率積體裝置100的一導通電阻的特徵。再者，所述場絕緣板130可以降低集中在所述閘極絕緣層128的一邊緣的一電場(見於圖1的部分"A")。於是，所述功率積體裝置100的一崩潰位置可以從所述閘極絕緣層128的邊緣"A"被分散到所述功率積體裝置100的一基體(bulk)區域中，藉此改善所述功率積體裝置100的一崩潰特徵。
儘管如此，根據所述功率積體裝置100的設計參數(例如，所述漂移區域122的一接面深度或類似者)，一電場可能被施加至所述閘極絕緣層128的所述邊緣或是一在所述閘極絕緣層128與場絕緣板130之間的介面(見於圖1的部分"A")。在此一情形中，即使所述平面的場絕緣板130被採用在所述功率積體裝置100中，仍然可能會在一崩潰現象發生於所述功率積體裝置100的一基體區域中之前，先在所述閘極絕緣層128與場絕緣 板130之間的介面區域中發生一崩潰現象。
然而，根據一實施例，此影響可以藉由採用具有一相對低的雜質濃度而且被設置在所述閘極絕緣層128與場絕緣板130之間的介面區域之下的第二N型漂移區域120來加以減輕或抑制。
此外，具有一相對高的雜質濃度的第一N型漂移區域118可被設置以圍繞所述N型汲極區域108。因此，所述第一N型漂移區域118可以補償由於具有一相對低的雜質濃度的第二N型漂移區域120所造成的導通電阻值的增加。在某些實施例中，所述第二N型漂移區域120的一雜質濃度可以是在所述第一N型漂移區域118的一雜質濃度的約40%到約70%的範圍內。在所述第一及第二N型漂移區域118及120之間的介面附近的雜質濃度可以呈現一漸變的(graded)輪廓。換言之，所述雜質濃度可以從所述第一N型漂移區域118朝向所述第二N型漂移區域120逐漸地降低。
圖2是描繪在圖1中所示的場絕緣板130以及相鄰所述場絕緣板130的一些區域的放大的橫截面圖。在圖2中，和在圖1中所用的相同的元件符號是表示相同的元件。如同在圖2中所繪，在所述閘極絕緣層128與場絕緣板130之間的邊緣或介面部分"A"可被設置在所述第二N型漂移區域120上，並且一電場可能會集中在所述介面部分"A"。
所述第二N型漂移區域120可以具有一相對低的雜質濃度，以減輕在所述介面部分"A"中的電場集中。具有一相對高的雜質濃度的第一N型漂移區域118可以是和所述介面部分"A"間隔開一充分的距離，以減輕在所述介面部分"A"中的電場集中。因此，即使所述第一N型漂移區域118的雜質濃度增加，在所述介面部分"A"中的電場集中也不會受到所述第 一N型漂移區域118的雜質濃度的影響。
在某些實施例中，對應於在所述第二N型漂移區域120與場絕緣板130之間的一重疊區域(介於所述第一N型漂移區域118與介面部分"A"之間)的一在所述第一方向上的長度的一距離L1可以是實質等於或大於在所述第二N型漂移區域120與閘極絕緣層128之間的一重疊區域的一長度L2。換言之，從所述第一漂移區域118至介於所述閘極絕緣層128與場絕緣板130之間的介面部分"A"的一對應於所述長度L1的距離是實質等於或大於從所述通道區域126量測到介於所述閘極絕緣層128與場絕緣板130之間的介面部分"A"的一對應於所述長度L2的距離。
圖3是描繪根據另一實施例的一種功率積體裝置200的立體圖。參照圖3，所述功率積體裝置200可包含一具有一第一導電性類型的半導體層204(例如，一P型半導體層)，其被設置在一基板202上。在某些實施例中，所述P型半導體層204可以是藉由一磊晶製程所生長的一材料層。或者是，所述P型半導體層204可以是藉由將雜質離子植入到一半導體基板中所提供的。所述P型半導體層204可以是一矽層。
一被重摻雜具有一第二導電性類型的雜質離子的內埋層252(例如，一N型內埋層)可被設置在所述基板202與P型半導體層204之間。所述N型內埋層252的雜質可能會擴散到所述基板202以及P型半導體層204兩者之中。
一P型內埋層254可被設置在所述P型半導體層204中，以覆蓋所述N型內埋層252。所述P型內埋層254的一底表面可以接觸所述N型內埋層252的一頂表面。所述N型內埋層252的一在一第一方向上的長 度可以是大於所述P型內埋層254的一在所述第一方向上的長度。於是，所述N型內埋層252的一端可以從所述P型內埋層254的一端橫向地突出。儘管未顯示在圖3中，所述N型內埋層252的另一端亦可以從所述P型內埋層254的另一端橫向地突出。
被重摻雜具有一第二導電性類型的雜質的一源極區域206以及一汲極區域208(例如，一N型源極區域以及一N型汲極區域)可被設置在所述P型半導體層204的一上方部分中，以和彼此在所述第一方向上間隔開。所述N型源極區域206以及N型汲極區域208的每一個可以延伸在一交叉所述第一方向的第二方向上，以具有一條帶形狀。
一被重摻雜P型雜質的本體接點區域210可被設置在所述N型源極區域206的一側。所述N型源極區域206的一側壁可以接觸所述P型本體接點區域210的一側壁。
一被重摻雜P型雜質的接點區域212以及一被重摻雜N型雜質的接點區域256可被設置在所述P型半導體層204的一上方部分中。所述P型接點區域212可以是和所述N型汲極區域208在所述第一方向上間隔開。所述N型接點區域256可以是和所述P型接點區域212在所述第一方向上間隔開。
一溝槽隔離層214可被設置在所述P型接點區域212與N型汲極區域208之間、以及在所述P型接點區域212與N型接點區域256之間。所述溝槽隔離層214可被設置以將所述功率積體裝置200與被形成在所述基板202的其它區域中的其它裝置電性隔離開。此外，所述溝槽隔離層214可被設置以將構成所述功率積體裝置200的一些雜質接面區域彼此電 性隔離開。
所述N型源極區域206以及P型本體接點區域210可以被一P型本體區域216所圍繞，所述P型本體區域216是被設置在所述P型半導體層204中。所述N型汲極區域208可以被一漂移區域222所圍繞，所述漂移區域222是被設置在所述P型半導體層204中，以具有和所述N型汲極區域208相同的導電性類型。所述P型接點區域212可以被一井區域224所圍繞，所述井區域224是被設置在所述P型半導體層204中，以具有和所述P型接點區域212相同的導電性類型。所述P型本體區域216以及P型井區域224的底表面可以接觸所述P型內埋層254的一頂表面。所述N型接點區域256可以被一N型吸收(sink)區域258所圍繞。所述N型吸收區域258的一底表面可以接觸所述N型內埋層252的一頂表面。
所述漂移區域222可包含一第一N型漂移區域218以及一第二N型漂移區域220。所述第一N型漂移區域218可被設置在所述P型半導體層204的一上方部分中，以圍繞所述N型汲極區域208的側壁以及一底表面，並且所述第一N型漂移區域218的一底表面可以接觸所述P型內埋層254的一頂表面。
所述第二N型漂移區域220可被設置在所述P型半導體層204的一上方部分中，以接觸所述第一N型漂移區域218的一側壁並且和所述P型本體區域216在所述第一方向上間隔開某一距離。所述第二N型漂移區域220的一底表面可以是和所述P型內埋層254的一頂表面間隔開某一距離。或者是，所述第二N型漂移區域220的底表面可以接觸所述P型內埋層254的頂表面。
所述第一N型漂移區域218的一雜質濃度可以是低於所述N型汲極區域208的一雜質濃度。所述第二N型漂移區域220的一雜質濃度可以是低於所述第一N型漂移區域218的一雜質濃度。所述P型半導體層204的一介於所述N型源極區域206與第二N型漂移區域220之間的上方部分可以對應於一通道區域226。
一閘極絕緣層228可被設置在介於所述N型源極區域206與第二N型漂移區域220之間的通道區域226上。所述閘極絕緣層228可以延伸到所述第二N型漂移區域220之上某一長度。
一場絕緣板230可被設置在所述第一N型漂移區域218的一頂表面以及所述第二N型漂移區域220的一頂表面上。所述場絕緣板230可以具有一平面的結構。換言之，所述場絕緣板230的一底表面可以是位在和所述第一N型漂移區域218的頂表面以及所述第二N型漂移區域220的頂表面相同的水平高度，並且所述場絕緣板230可以從所述第一及第二N型漂移區域218及220的頂表面向上地突出以具有某一高度。所述場絕緣板230的一側壁可以接觸所述閘極絕緣層228的一側壁。
在某些實施例中，所述場絕緣板230的一相對所述閘極絕緣層228的側壁可以是與所述N型汲極區域208的一側壁垂直地對齊。或者是，所述場絕緣板230可以橫向地延伸到所述N型汲極區域208的一頂表面之上，以和所述N型汲極區域208的一部分重疊。在某些實施例中，所述場絕緣板230可包含一氧化物層。
一閘極導電層232可被設置在所述閘極絕緣層228上。因此，所述閘極導電層232可以和所述通道區域226的一整個部分以及所述第 二N型漂移區域220的一相鄰所述通道區域226的部分垂直地重疊。所述閘極導電層232的一側壁可以是和所述N型源極區域206的一相鄰所述通道區域226的側壁自對齊。所述閘極導電層232可以延伸到所述場絕緣板230的一頂表面之上，以覆蓋所述場絕緣板230的一部分。因此，所述閘極導電層232亦可以和所述第二N型漂移區域220的其餘的部分以及所述第一N型漂移區域218的一相鄰所述第二N型漂移區域220的部分垂直地重疊。
如同參考圖1及2所述的，具有一相對低的雜質濃度的第二N型漂移區域220可被設置在所述閘極絕緣層228與場絕緣板230之間的介面區域之下，以抑制在所述閘極絕緣層228與場絕緣板230之間的介面區域的電場集中。此外，具有一相對高的雜質濃度的第一N型漂移區域218可被設置以圍繞所述N型汲極區域208。因此，所述第一N型漂移區域218可以補償由於具有一相對低的雜質濃度的第二N型漂移區域220所造成的導通電阻值的增加。
在某些實施例中，所述第二N型漂移區域220的一雜質濃度可以是在所述第一N型漂移區域218的一雜質濃度的約40%到約70%的範圍內。一在所述第一及第二N型漂移區域218及220之間的介面附近的雜質濃度可以呈現一漸變的輪廓。換言之，所述雜質濃度可以從所述第一N型漂移區域218朝向所述第二N型漂移區域220逐漸地被降低。
在此同時，由於圍繞所述N型汲極區域208的第一N型漂移區域218具有一相對高的雜質濃度，因此在所述功率積體裝置200的基體區域中的一崩潰特徵可能會劣化。此可能是由於所述第一N型漂移區域218 的相對高的雜質濃度，因而在所述第一N型漂移區域218中的一空乏區域並未瞬間被擴展或展開所造成的。
在一習知的裝置中，當一汲極偏壓被施加至所述N型汲極區域208時，在所述N型漂移區域218完全空乏之前，一超過對應於一崩潰電壓的臨界電場(critical field)的電場可能被產生在橫跨所述第一N型漂移區域218的接面處。然而，根據一實施例，所述第一N型漂移區域218的一底表面可以接觸所述P型內埋層254的一頂表面。因此，所述第一N型漂移區域218可以在一特定偏壓條件下完全空乏。
例如，當所述P型接點區域212以及本體接點區域210被接地，並且一正汲極電壓被施加至所述N型汲極區域208時，一逆向偏壓可被施加在橫跨於所述P型內埋層254與第一N型漂移區域218之間的一接面處。因此，所述P型內埋層254以及第一N型漂移區域218都可以在兩者之間的所述接面附近是空乏的。因此，所述第一N型漂移區域218可以在所述第一N型漂移區域218與P型內埋層254之間的接面附近以及在所述第一N型漂移區域218與P型半導體層204之間的接面附近是空乏的。因此，所述第一N型漂移區域218可以瞬間而且完全地空乏。
圖4是描繪根據又一實施例的一種功率積體裝置300的立體圖。參照圖4，所述功率積體裝置300可包含一具有一第一導電性類型的半導體層304(例如，一P型半導體層)，其被設置在一基板302上。在某些實施例中，所述P型半導體層304可以是藉由一磊晶製程所生長的一材料層。或者是，所述P型半導體層304可以是藉由將雜質離子植入到一半導體基板中所提供的。若所述基板302是一具有所述第一導電性類型(亦即，所述 P型)的半導體基板，則所述基板302可以作為所述P型半導體層304。所述P型半導體層304可以是一矽層。
被重摻雜具有一第二導電性類型的雜質的一源極區域306以及一汲極區域308(例如，一N型源極區域以及一N型汲極區域)可被設置在所述P型半導體層304的一上方部分中，而和彼此在一第一方向上間隔開。所述N型源極區域306以及N型汲極區域308的每一個可以延伸在一交叉所述第一方向的第二方向上，以具有一條帶形狀。一被重摻雜P型雜質的本體接點區域310可被設置在所述N型源極區域306的一側。所述N型源極區域306的一側壁可以接觸所述P型本體接點區域310的一側壁。
一被重摻雜P型雜質的接點區域312可被設置在所述P型半導體層304的一上方部分中，而和所述N型汲極區域308在所述第一方向上間隔開。
一溝槽隔離層314可被設置在所述P型接點區域312與N型汲極區域308之間。所述溝槽隔離層314可被設置以將所述功率積體裝置300與被形成在所述基板302的其它區域中的其它裝置電性隔離開。此外，所述溝槽隔離層314可被設置以將構成所述功率積體裝置300的一些雜質接面區域彼此電性隔離開。更明確地說，所述溝槽隔離層314可以在所述第一方向上具有一第一寬度W1，其足以電性隔離所述功率積體裝置300的一些雜質接面區域。
所述N型源極區域306以及P型本體接點區域310可以被一P型本體區域316所圍繞，所述P型本體區域316是被設置在所述P型半導體層304中。所述P型本體區域316可以具有一第一接面深度D4。
所述N型汲極區域308可以被一漂移區域322所圍繞，所述漂移區域322是被設置在所述P型半導體層304中，以具有和所述N型汲極區域308相同的導電性類型。所述P型接點區域312可以被一井區域324所圍繞，所述井區域324是被設置在所述P型半導體層304中，以具有和所述P型接點區域312相同的導電性類型。
所述漂移區域322可包含一第一N型漂移區域318以及一第二N型漂移區域320。所述第一N型漂移區域318可被設置在所述P型半導體層304的一上方部分中，圍繞所述N型汲極區域308的側壁以及一底表面，並且具有一第二接面深度D5。所述第二N型漂移區域320可被設置在所述P型半導體層304的一上方部分中，接觸所述第一N型漂移區域318的一側壁，並且和所述P型本體區域316在所述第一方向上間隔開。
所述第二N型漂移區域320可以具有一第三接面深度D6。所述第二接面深度D5可以是大於所述第三接面深度D6。所述P型本體區域316的第一接面深度D4可以是小於所述第二接面深度D5，並且可以是大於所述第三接面深度D6。
所述第一N型漂移區域318的一雜質濃度可以是低於所述N型汲極區域308的一雜質濃度。所述第二N型漂移區域320的一雜質濃度可以是低於所述第一N型漂移區域318的一雜質濃度。在某些實施例中，所述第二N型漂移區域320的雜質濃度可以是在所述第一N型漂移區域318的雜質濃度的約40%到約70%的範圍內。一在所述第一及第二N型漂移區域318及320之間的介面附近的雜質濃度可以呈現一漸變的輪廓。換言之，所述雜質濃度可以從所述第一N型漂移區域318朝向所述第二N型漂移區 域320線性地被降低。所述P型半導體層304的一介於所述N型源極區域306與第二N型漂移區域320之間的上方部分可以對應於一通道區域326。
一閘極絕緣層328可被設置在介於所述N型源極區域306與第二N型漂移區域320之間的通道區域326上。所述閘極絕緣層328可以延伸到所述第二N型漂移區域320之上某一長度。一第一場絕緣板330可被設置在所述第一N型漂移區域318的一頂表面以及所述第二N型漂移區域320的一頂表面上。一第二場絕緣板350可被設置在所述第一及第二N型漂移區域318及320上。所述第一場絕緣板330可以具有一平面的結構。所述第二場絕緣板350可以具有一溝槽結構。
所述第一及第二場絕緣板330及350可以和彼此垂直地重疊。所述第一場絕緣板330可以從所述第二N型漂移區域320的一頂表面之上延伸到所述第二場絕緣板350的一頂表面之上。例如，所述第一場絕緣板330的一底表面可以是位在和所述第二N型漂移區域320的頂表面以及所述第二場絕緣板350的頂表面相同的水平高度。
所述第一場絕緣板330的一側壁可以接觸所述閘極絕緣層328的一側壁。所述第二場絕緣板350的兩個側壁分別可以接觸所述N型汲極區域308以及第二N型漂移區域320。
所述第二場絕緣板350可以在所述第一方向上具有一第二寬度W2。所述第二寬度W2可以是小於所述溝槽隔離層314的第一寬度W1。在某些實施例中，所述第二場絕緣板350的第二寬度W2可以是在所述溝槽隔離層314的第一寬度W1的約30%到約50%的範圍內。
所述第二場絕緣板350以及溝槽隔離層314可以具有相同的 深度。在某些實施例中，所述第一及第二場絕緣板330及350的每一個可包含一氧化物層。
一閘極導電層332可被設置在所述閘極絕緣層328上。在一實施例中，所述閘極導電層332可以垂直地重疊所述通道區域326的整個部分以及所述第二N型漂移區域320的一相鄰所述通道區域326的第一部分。所述閘極導電層332的一側壁可以和所述N型源極區域306的一相鄰所述通道區域326的側壁自對齊。
所述閘極導電層332可以延伸到所述第一場絕緣板330的一頂表面之上，以覆蓋所述第一場絕緣板330的一部分。因此，所述閘極導電層332亦可以垂直地重疊所述第二N型漂移區域320的一第二部分以及所述第二場絕緣板350的一相鄰所述第二N型漂移區域320的部分。所述第二N型漂移區域320的第二部分可以從所述第二N型漂移區域320的第一部分水平地延伸。
圖5是描繪在圖4中所示的第一及第二場絕緣板330及350以及相鄰所述第一及第二場絕緣板330及350的一些區域的放大的橫截面圖。在圖5中，和在圖4中所用的相同的元件符號是表示相同的元件。
如同在圖5中所繪，一在所述閘極絕緣層328與第一場絕緣板330之間的介面部分"B"可被設置在所述第二N型漂移區域320上，並且一電場可能集中在所述介面部分"B"。所述第二N型漂移區域320可以具有一相對低的雜質濃度，以減輕在所述介面部分"B"中的電場集中。再者，由於具有一溝槽結構的第二場絕緣板350被設置以和具有一平面的結構的第一場絕緣板330的一部分重疊，因此所述功率積體裝置300的一汲極接面崩 潰電壓(BVdss)可以增高。
因此，將所述第一場絕緣板330的一在所述第一方向上量測的長度縮減由於所述第二場絕緣板350所造成的汲極接面崩潰電壓的增量的此種量是可能的。
換言之，所述功率積體裝置300可以在不劣化汲極接面崩潰電壓下，被設計成使得所述第一場絕緣板330的一在所述第一方向上的長度L3小於參考圖1及3所述的功率積體裝置100及200的場絕緣板130及230的長度。在此一情形中，在一介於所述N型源極區域306與N型汲極區域308之間的區域中的載子的一漂移長度可被縮短，其降低所述功率積體裝置300的一導通電阻值。
在某些實施例中，在所述第一及第二場絕緣板330及350之間的一重疊區域的一在所述第一方向上的長度L4可以是實質等於或大於所述第二場絕緣板350的一在所述第一方向上並不和所述第一場絕緣板330重疊的長度L5。例如，所述第二場絕緣板350的一和所述第一場絕緣板330重疊的第一區域是在從所述源極區域306朝向所述汲極區域308延伸的第一方向上具有一對應於所述長度L4的第一長度。所述第二場絕緣板350的一並未和所述第一場絕緣板330重疊的第二區域是在從所述源極區域306朝向所述汲極區域308延伸的第一方向上具有一對應於所述長度L5的第二長度。所述第一長度L4可以是實質等於或大於所述第二長度L5。所述第一N型漂移區域318的接面深度D5可以是大於所述第二N型漂移區域320的接面深度D6。
圖6是描繪根據又一實施例的一種功率積體裝置400的立體 圖。參照圖6，所述功率積體裝置400可包含一具有一第一導電性類型的半導體層404。例如，一P型半導體層是被設置在一基板402上。在某些實施例中，所述P型半導體層404可以是藉由一磊晶製程所生長的一材料層。或者是，所述P型半導體層404可以是藉由將雜質離子植入到一半導體基板中所提供的。
所述P型半導體層404可以是一矽層。一被重摻雜具有一第二導電性類型的雜質離子的內埋層452(例如，一N型內埋層)可被設置在所述基板402與P型半導體層404之間。所述N型內埋層452的雜質可能會擴散到所述基板402以及P型半導體層404兩者之中。
一P型內埋層454可被設置在所述P型半導體層404中，以覆蓋所述N型內埋層452。所述P型內埋層454的一底表面可以接觸所述N型內埋層452的一頂表面。所述N型內埋層452的一在一第一方向上的長度可以是大於所述P型內埋層454的一在所述第一方向上的長度。於是，所述N型內埋層452的一端可以比所述P型內埋層454的一端更進一步橫向地延伸。儘管未顯示在圖6中，所述N型內埋層452的另一端亦可以比所述P型內埋層454的另一端更進一步橫向地延伸。
一源極區域406以及一汲極區域408可被重摻雜具有一第二導電性類型的雜質，其例如是一N型源極區域。一N型汲極區域408以及一N型源極區域可被設置在所述P型半導體層404的一上方部分中，而和彼此在所述第一方向上間隔開。所述N型源極區域406以及N型汲極區域408的每一個可以延伸在一交叉所述第一方向的第二方向上，並且具有一條帶形狀。
一被重摻雜P型雜質的本體接點區域410可被設置在所述N型源極區域406的一側。所述N型源極區域406的一側壁可以接觸所述P型本體接點區域410的一側壁。一被重摻雜P型雜質的接點區域412以及一被重摻雜N型雜質的接點區域456可被設置在所述P型半導體層404的一上方部分中。所述P型接點區域412可以是和所述N型汲極區域408在所述第一方向上間隔開。所述N型接點區域456可以是和所述P型接點區域412在所述第一方向上間隔開。
一溝槽隔離層414可被設置在所述P型接點區域412與N型汲極區域408之間、以及在所述P型接點區域412與N型接點區域456之間。所述溝槽隔離層414可被設置以將所述功率積體裝置400與被形成在所述基板402的其它區域中的其它裝置電性隔離開。
此外，所述溝槽隔離層414可被設置以將構成所述功率積體裝置400的一些雜質接面區域彼此電性隔離開。更明確地說，所述溝槽隔離層414可以在所述第一方向上具有一第一寬度W3，其足以將所述功率積體裝置400的一些雜質接面區域彼此電性隔離開。
所述N型源極區域406以及P型本體接點區域410可以被一P型本體區域416所圍繞，所述P型本體區域416是被設置在所述P型半導體層404中。所述N型汲極區域408可以被一漂移區域422所圍繞，所述漂移區域422是被設置在所述P型半導體層404中，以具有和所述N型汲極區域408相同的導電性類型。所述P型接點區域412可以被一井區域424所圍繞，所述井區域424是被設置在所述P型半導體層404中，以具有和所述P型接點區域412相同的導電性類型。所述P型本體區域416以及P型井 區域424的底表面可以接觸所述P型內埋層454的一頂表面。所述N型接點區域456可以被一N型吸收區域458所圍繞。所述N型吸收區域458的一底表面可以接觸所述N型內埋層452的一頂表面。
所述漂移區域422可包含一第一N型漂移區域418以及一第二N型漂移區域420。所述第一N型漂移區域418可被設置在所述P型半導體層404的一上方部分中，以圍繞所述N型汲極區域408的側壁以及一底表面，並且所述第一N型漂移區域418的一底表面可以接觸所述P型內埋層454的一頂表面。
所述第二N型漂移區域420可被設置在所述P型半導體層404的一上方部分中，以接觸所述第一N型漂移區域418的一側壁，並且和所述P型本體區域416在所述第一方向上間隔開某一距離。所述第二N型漂移區域420的一底表面可以是和所述P型內埋層454的一頂表面間隔開某一距離。或者是，所述第二N型漂移區域420的底表面可以接觸所述P型內埋層454的頂表面。
所述第一N型漂移區域418的一雜質濃度可以是低於所述N型汲極區域408的一雜質濃度。所述第二N型漂移區域420的一雜質濃度可以是低於所述第一N型漂移區域418的一雜質濃度。所述P型半導體層404的一介於所述N型源極區域406與第二N型漂移區域420之間的上方部分可以對應於一通道區域426。
一閘極絕緣層428可被設置在介於所述N型源極區域406與第二N型漂移區域420之間的通道區域426上。所述閘極絕緣層428可以延伸到所述第二N型漂移區域420之上。
一第一場絕緣板430可被設置在所述第一N型漂移區域418的一頂表面以及所述第二N型漂移區域420的一頂表面上。一第二場絕緣板450可被設置在所述第一及第二N型漂移區域418及420上。所述第一場絕緣板430可以具有一平面的結構。所述第二場絕緣板450可以具有一溝槽結構。所述第一及第二場絕緣板430及450可以和彼此垂直地重疊。
所述第一場絕緣板430的一底表面可以是位在和所述第二N型漂移區域420的頂表面以及所述第二場絕緣板450的一頂表面相同的水平高度。所述第一場絕緣板430的一側壁可以接觸所述閘極絕緣層428的一側壁。
所述第二場絕緣板450的兩個側壁分別可以接觸所述N型汲極區域408以及第二N型漂移區域420。所述第二場絕緣板450在所述第一方向上可以具有一第二寬度W4。所述第二寬度W4可以是小於所述溝槽隔離層414的第一寬度W3。在某些實施例中，所述第二場絕緣板450的第二寬度W4可以是在所述溝槽隔離層414的第一寬度W3的約30%到約50%的範圍內。
所述第二場絕緣板450以及溝槽隔離層414可以具有相同的深度。在某些實施例中，所述第一及第二場絕緣板430及450的每一個可包含一氧化物層。
一閘極導電層432可被設置在所述閘極絕緣層428上。因此，所述閘極導電層432可以和所述通道區域426的一整個部分以及所述第二N型漂移區域420的一相鄰所述通道區域426的部分垂直地重疊。所述閘極導電層432的一側壁可以和所述N型源極區域406的一相鄰所述通道 區域426的側壁自對齊。所述閘極導電層432可以延伸到所述第一場絕緣板430的一頂表面之上，以覆蓋所述第一場絕緣板430的一部分。因此，所述閘極導電層432亦可以和所述第二N型漂移區域420的另一部分以及所述第二場絕緣板450的一相鄰所述第二N型漂移區域420的部分垂直地重疊。
如同參考圖4及5所述的，一在所述閘極絕緣層428與第一場絕緣板430之間的介面部分可被設置在所述第二N型漂移區域420上，並且一電場可能會集中在所述介面部分。所述第二N型漂移區域420可以具有一相對低的雜質濃度，以減輕在所述閘極絕緣層428與第一場絕緣板430之間的介面部分中的電場集中。
具有一溝槽結構並且和具有一平面的結構的第一場絕緣板430的一部分重疊的所述第二場絕緣板450的存在可以增高所述功率積體裝置400的一汲極接面崩潰電壓(BVdss)。將所述第一場絕緣板430的一在所述第一方向上的長度縮減對應於由於所述第二場絕緣板450的存在所造成的汲極接面崩潰電壓(BVdss)的增量的某一尺寸是可能的。
換言之，所述功率積體裝置400可以在不劣化所述汲極接面崩潰電壓下，被設計成使得所述第一場絕緣板430的一在所述第一方向上的長度小於參考圖1及3所述的功率積體裝置100及200的場絕緣板130及230的長度。在此一情形中，在一介於所述N型源極區域406與N型汲極區域408之間的區域中的載子的一漂移長度可被縮短，其降低所述功率積體裝置400的一導通電阻值。
在某些實施例中，一在所述第一及第二場絕緣板430及450之間的重疊區域的一在所述第一方向上的長度可以是實質等於或大於所述 第二場絕緣板450的一在所述第一方向上並不和所述第一場絕緣板430重疊的長度。所述第一N型漂移區域418的一接面深度可以是大於所述第二N型漂移區域420的一接面深度。
所述第一N型漂移區域418的一底表面可以接觸所述P型內埋層454的一頂表面。因此，所述第一N型漂移區域418可以在一特定偏壓條件下完全地空乏。例如，當所述P型接點區域412被接地，並且一正汲極電壓被施加至所述N型汲極區域408時，一逆向偏壓可被施加在橫跨一在所述P型內埋層454與第一N型漂移區域418之間的接面處。因此，所述P型內埋層454以及第一N型漂移區域418在兩者之間的接面附近都可以是空乏的。因此，所述第一N型漂移區域418在所述第一N型漂移區域418與P型內埋層454之間的接面附近以及在所述第一N型漂移區域418與P型半導體層404之間的接面附近可以是空乏的。因此，所述第一N型漂移區域418可以瞬間而且完全地空乏，以改善所述功率積體裝置400的一崩潰特徵。
圖7是描繪一種採用根據一實施例的功率積體裝置的電子裝置700的概要視圖。參照圖7，所述電子裝置700可包含一作用為一驅動器電路的高電壓的積體電路(HVIC)710以及一當作為一開關裝置的功率積體裝置720。此電子裝置700可以對應於一單相反相器。所述HVIC 710可以具有一供應電壓端子VCC、一輸入端子IN以及一輸出端子O。所述HVIC 710可以透過所述供應電壓端子VCC來接收一電源供應器電壓信號以驅動內部的電路。此外，所述HVIC 710可以透過所述輸入端子IN來接收一輸入信號以產生一輸出信號。所述輸出信號可以透過所述輸出端子O來加以 輸出。所述輸出端子O可以連接至所述功率積體裝置720的一閘極端子G。
所述功率積體裝置720可以是參考圖1及6所描述的LDMOS電晶體，但是其並不限於此。因此，所述功率積體裝置720可包含一具有一平面的結構的第一場絕緣板。所述功率積體裝置720可包含一具有一平面的結構的第一場絕緣板以及一具有一溝槽結構的第二場絕緣板。
所述功率積體裝置720可包含具有不同的雜質濃度以及不同的接面深度的一第一漂移區域以及一第二漂移區域。所述功率積體裝置720亦可包含接觸一漂移區域的一P型內埋層。於是，所述功率積體裝置720的一導通電阻的特徵以及一崩潰特徵可加以改善。因此，若前述的功率積體裝置720被採用在所述電子裝置700中，則所述電子裝置700的一操作電壓可以增高，並且所述電子裝置700的一操作速度可加以改善。
所述功率積體裝置720可包含一汲極端子D，所述汲極端子D是連接至被施加一電源供應器電壓的一電源供應器端子P。再者，所述功率積體裝置720可包含連接至一輸出端子OUT的一源極端子S。一飛輪二極體730可以反向並聯耦接在所述功率積體裝置720的汲極端子D與源極端子S之間。所述HVIC 710的輸出信號可被施加至所述功率積體裝置720的閘極端子G，以導通或關斷所述功率積體裝置720。若所述電子裝置700是一多相反相器，則所述電子裝置700可被配置以包含複數個HVIC 710以及複數個功率積體裝置720。在此一情形中，所述HVIC 710的數目以及所述功率積體裝置720的數目可以是等於所述相位的數目。
圖8是描繪一種採用根據一實施例的功率積體裝置的電子系統800的方塊圖。參照圖8，所述電子系統800可以是一種行動系統，並 且可包含一行動台數據機(MSM)810、一射頻(RF)子系統820、一電源管理積體電路(PMIC)830、一例如是液晶顯示器(LCD)的顯示器840、以及一記憶體850。
所述MSM 810可包含一用於控制所述電子系統800的整體操作的處理器、一用於處理音訊信號及視訊信號的數位信號處理器(DSP)、一用於通訊的數據機、以及一驅動器。
所述RF子系統820可被用來穩定地設定一可供利用於所述電子系統800的頻帶，並且可被用來轉換一類比信號成為一數位信號、或是反之亦然。
所述顯示器840可被使用作為所述電子系統800的一輸出單元。所述記憶體850可包含一行動動態隨機存取記憶體(DRAM)以及一NAND快閃記憶體，其儲存被使用在所述電子系統800的操作中的資料。所述記憶體850可以透過一雙向的匯流排來和所述MSM 810通訊。
所述電子系統800可以進一步包含一相機、一揚聲器以及一天線860。所述相機以及揚聲器可以藉由所述MSM 810來加以控制。藉由所述相機所捕捉的影像可被儲存在所述記憶體850中。被儲存在所述記憶體850中的影像資料可以透過所述顯示器840而被輸出。所述RF子系統820可以將透過所述天線860接收到的信號轉換成為類比信號或數位信號。透過所述天線860所接收到的信號中的音訊信號可以透過所述揚聲器而被輸出。
所述PMIC 830可以從一外部的裝置或是一電池接收一電源供應器電壓，以供應所述電源供應器電壓至所述電子系統800的各種內部 的元件。因此，所述PMIC 830可包含一電源管理電路，其利用例如是參考圖1至6所述者的功率積體裝置中的至少一個作為一開關裝置。在某些實施例中，所述電源管理電路可被配置以包含一調節器、一反相器、一轉換器或是一驅動器。
本揭露內容的實施例已經在以上為了舉例說明的目的而被揭露。
100‧‧‧功率積體裝置
102‧‧‧基板
104‧‧‧P型半導體層
106‧‧‧N型源極區域
108‧‧‧N型汲極區域
110‧‧‧P型本體接點區域
112‧‧‧P型接點區域
114‧‧‧溝槽隔離層
116‧‧‧本體區域
118‧‧‧第一N型漂移區域
120‧‧‧第二N型漂移區域
122‧‧‧漂移區域
124‧‧‧井區域
126‧‧‧通道區域
128‧‧‧閘極絕緣層
130‧‧‧場絕緣板
132‧‧‧閘極導電層
D1‧‧‧第一接面深度
D2‧‧‧第二接面深度
D3‧‧‧第三接面深度

Claims (11)

  1. 一種功率積體裝置，其包括：一半導體層，其具有第一導電性；一源極區域，其具有第二導電性；一漂移區域，其具有所述第二導電性，被設置在所述半導體層中，並且藉由一通道區域以和所述源極區域間隔開；一汲極區域，其具有所述第二導電性，並且被設置在所述漂移區域的一上方部分中；一閘極絕緣層，其被設置在所述通道區域之上，並且延伸在所述漂移區域之上；一第一場絕緣板，其被設置在所述漂移區域之上，接觸所述閘極絕緣層的一側壁，並且具有一平面的結構；一第二場絕緣板，其是從所述第一場絕緣板之下延伸到所述漂移區域中，並且具有一溝槽結構；以及一閘極導電圖案，其被設置在所述閘極絕緣層之上，其中所述閘極導電圖案是延伸在所述第一場絕緣板之上，其中所述漂移區域包含被設置在所述半導體層中並且覆蓋所述汲極區域的一底部表面的一第一漂移區域以及被設置在所述半導體層中並且在所述通道區域和所述第一漂移區域之間的一第二漂移區域，並且其中所述第一漂移區域的一接面深度是大於所述第二漂移區域的一接面深度。
  2. 如申請專利範圍第1項的功率積體裝置，其中所述第二漂移區域是接 觸所述第一漂移區域的一側壁，並且具有一雜質濃度是低於所述第一漂移區域的一雜質濃度。
  3. 如申請專利範圍第1項的功率積體裝置，其中所述第二漂移區域的所述雜質濃度是在所述第一漂移區域的所述雜質濃度的約40%到約70%的範圍內。
  4. 如申請專利範圍第3項的功率積體裝置，其中所述第二漂移區域的所述雜質濃度是從一在所述第一及第二漂移區域之間的介面朝向所述介面的相對側逐漸地降低。
  5. 如申請專利範圍第3項的功率積體裝置，其中在所述閘極絕緣層與所述第一場絕緣板之間的一介面是被設置在所述第二漂移區域之上。
  6. 如申請專利範圍第3項的功率積體裝置，其進一步包括：一本體區域，其具有所述第一導電性，被設置在所述半導體層中，圍繞所述源極區域，並且和所述第二漂移區域間隔開。
  7. 如申請專利範圍第3項的功率積體裝置，其進一步包括：一第一內埋層，其具有所述第二導電性，並且被設置在所述半導體層中；以及一第二內埋層，其具有所述第一導電性，被設置在所述第一內埋層與所述第一漂移區域之間。
  8. 如申請專利範圍第7項的功率積體裝置，其中所述第二內埋層的一頂表面以及一底表面是分別接觸所述第一漂移區域的一底表面以及所述第一內埋層的一頂表面。
  9. 如申請專利範圍第1項的功率積體裝置， 其中所述第二場絕緣板的一和所述第一場絕緣板重疊的第一區域當在一從所述源極區域朝向所述汲極區域延伸的第一方向上加以量測時，其具有一第一長度；其中所述第二場絕緣板的並未和所述第一場絕緣板重疊的一第二區域當在所述第一方向上加以量測時，其具有一第二長度；以及其中所述第一長度是實質等於或大於所述第二長度。
  10. 如申請專利範圍第1項的功率積體裝置，其中所述第一場絕緣板的一底表面是位在和所述漂移區域的一頂表面以及所述第二場絕緣板的一頂表面實質相同的高度。
  11. 如申請專利範圍第1項的功率積體裝置，其中所述第一場絕緣板以及所述第二場絕緣板的每一個是包含一氧化物層。
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