JPH0447400B2 - - Google Patents
Info
- Publication number
- JPH0447400B2 JPH0447400B2 JP4118382A JP4118382A JPH0447400B2 JP H0447400 B2 JPH0447400 B2 JP H0447400B2 JP 4118382 A JP4118382 A JP 4118382A JP 4118382 A JP4118382 A JP 4118382A JP H0447400 B2 JPH0447400 B2 JP H0447400B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- potential
- nonvolatile memory
- terminal
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は書込と消去を共に電気的手段で行う不
揮発性メモリ回路に関するもので有り、その目的
は書込、消去に必要な外部端子の数を減少する事
に有る。
揮発性メモリ回路に関するもので有り、その目的
は書込、消去に必要な外部端子の数を減少する事
に有る。
以下図面に基づいて詳細に説明すると、第１図
は電気的に書込と消去を行うＰチヤネル型不揮発
性メモリの特性を示す特性図であつて、不揮発性
メモリのゲート電極に高い正電圧を印加すると、
該不揮発性メモリはそれ以降、スレツシヨルド電
圧（以下Vtと略記する）はデプレシヨン方向と
なり、逆にゲート電極に高い負電圧を印加する
と、それ以降Vtはエンハンスメント方向となつ
て動作する特性を示している。従つて適当な参照
電位VRに対してVtが高いか低いかを判定する事
により前記不揮発性メモリの状態を２値に規定
し、論理的に１又は０と読取る事が出来る。
は電気的に書込と消去を行うＰチヤネル型不揮発
性メモリの特性を示す特性図であつて、不揮発性
メモリのゲート電極に高い正電圧を印加すると、
該不揮発性メモリはそれ以降、スレツシヨルド電
圧（以下Vtと略記する）はデプレシヨン方向と
なり、逆にゲート電極に高い負電圧を印加する
と、それ以降Vtはエンハンスメント方向となつ
て動作する特性を示している。従つて適当な参照
電位VRに対してVtが高いか低いかを判定する事
により前記不揮発性メモリの状態を２値に規定
し、論理的に１又は０と読取る事が出来る。
上記の如き不揮発性メモリ（以下単にメモリと
略記する）にデータを記憶させるためには選択的
に書込を行うか、又は選択的に消去を行うかの２
つの方法が考えられる。
略記する）にデータを記憶させるためには選択的
に書込を行うか、又は選択的に消去を行うかの２
つの方法が考えられる。
ここで書込とはVtをデプレシヨン方向に移動
させる事、又消去とはVtをエンハンスメント方
向に移動させる事と定義すると、通常は選択的に
書込む方法が一般的である。この場合消去は一斉
に行われる。即ち複数個のメモリに対し、消去を
無条件に一斉に行い、その後、書込時に必要なメ
モリに対してだけ選択的に書込む。
させる事、又消去とはVtをエンハンスメント方
向に移動させる事と定義すると、通常は選択的に
書込む方法が一般的である。この場合消去は一斉
に行われる。即ち複数個のメモリに対し、消去を
無条件に一斉に行い、その後、書込時に必要なメ
モリに対してだけ選択的に書込む。
第２図は従来の不揮発性メモリ回路であつて、
書込用電圧印加端子VHと消去用電圧印加端子VL
が有り、複数の不揮発性メモリ４ａ，４ｂ……の
各々のゲート電極はそれぞれ抵抗体１ａ，１ｂ…
…を介して前記書込用端子VHに接続されるとと
もにD1，D2……の各書込みデータ入力線に入力
される各書込データによつて制御される各トラン
ジスタ２ａ，２ｂ……のドレイン電極に接続され
る。該トランジスタ２ａ，２ｂ……の各ソース電
極及び基板電極は共通にして前記消去用端子VL
に接続される。前記メモリ４ａ，４ｂ……の各ソ
ース電極は電源の正側電位Vddに接続され各ドレ
イン電極はそれぞれ負荷抵抗３ａ，３ｂ……を介
して電源の負側電位VSSに接続される。
書込用電圧印加端子VHと消去用電圧印加端子VL
が有り、複数の不揮発性メモリ４ａ，４ｂ……の
各々のゲート電極はそれぞれ抵抗体１ａ，１ｂ…
…を介して前記書込用端子VHに接続されるとと
もにD1，D2……の各書込みデータ入力線に入力
される各書込データによつて制御される各トラン
ジスタ２ａ，２ｂ……のドレイン電極に接続され
る。該トランジスタ２ａ，２ｂ……の各ソース電
極及び基板電極は共通にして前記消去用端子VL
に接続される。前記メモリ４ａ，４ｂ……の各ソ
ース電極は電源の正側電位Vddに接続され各ドレ
イン電極はそれぞれ負荷抵抗３ａ，３ｂ……を介
して電源の負側電位VSSに接続される。
前記トランジスタ２ａ，２ｂ……のゲート電極
は、それぞれ書込みデータ入力線D1，D2……と
して使用される。又前記メモリ４ａ，４ｂ……の
ドレイン電極はそれぞれの出力線O1，O2……と
なる。
は、それぞれ書込みデータ入力線D1，D2……と
して使用される。又前記メモリ４ａ，４ｂ……の
ドレイン電極はそれぞれの出力線O1，O2……と
なる。
第２図の回路構成に於ける消去と書込みの手順
は下記の如くである。即ち消去の場合に於ては端
子VLを電位Vddを基準として負の高電圧を印加す
る。この場合、端子VHはオープンでも良いし、
あるいはVdd以下の電位にしても良い。
は下記の如くである。即ち消去の場合に於ては端
子VLを電位Vddを基準として負の高電圧を印加す
る。この場合、端子VHはオープンでも良いし、
あるいはVdd以下の電位にしても良い。
しかもこのとき前記データ入力線D1，D2……
には全てVddレベルの信号が印加されているもの
とすると、前記トランジスタ２ａ，２ｂ……は全
てオン状態となり、前記メモリ４ａ，４ｂ……の
全てのゲート電位は負の高電圧が印加されるた
め、前記メモリ４ａ，４ｂ……は全てエンハンス
メントの状態になる。
には全てVddレベルの信号が印加されているもの
とすると、前記トランジスタ２ａ，２ｂ……は全
てオン状態となり、前記メモリ４ａ，４ｂ……の
全てのゲート電位は負の高電圧が印加されるた
め、前記メモリ４ａ，４ｂ……は全てエンハンス
メントの状態になる。
次に書込みは選択的に行われる。この時前記端
子VLはVSSレベルに固定する。前記データ入力線
D1，D2……にはVdd又はVSSレベルの任意の信号
をそれぞれ印加して置き、前記端子VHに正の高
電圧を印加する。例えば前記トランジスタ２ａの
データ入力線D1のレベルが電位VSSである場合
は、該トランジスタ２ａはオフ状態であるため、
前記メモリ４ａのゲート電極には前記抵抗１ａを
介して正の高電圧が印加され、従つて該メモリ４
ａはデプレシヨンの状態となる。
子VLはVSSレベルに固定する。前記データ入力線
D1，D2……にはVdd又はVSSレベルの任意の信号
をそれぞれ印加して置き、前記端子VHに正の高
電圧を印加する。例えば前記トランジスタ２ａの
データ入力線D1のレベルが電位VSSである場合
は、該トランジスタ２ａはオフ状態であるため、
前記メモリ４ａのゲート電極には前記抵抗１ａを
介して正の高電圧が印加され、従つて該メモリ４
ａはデプレシヨンの状態となる。
一方前記トランジスタ２ｂのデータ入力線D2
のレベルが電位Vddであると、該トランジスタ２
ｂはオン状態となり、前記抵抗１ｂには電流が流
れて電位ドロツプが生ずるため、前記メモリ４ｂ
のゲート電極にはほぼ電位VSSの電圧が印加され
るだけとなり、従つて該メモリ４ｂはエンハンス
メントの状態を持続する。
のレベルが電位Vddであると、該トランジスタ２
ｂはオン状態となり、前記抵抗１ｂには電流が流
れて電位ドロツプが生ずるため、前記メモリ４ｂ
のゲート電極にはほぼ電位VSSの電圧が印加され
るだけとなり、従つて該メモリ４ｂはエンハンス
メントの状態を持続する。
以上が従来の不揮発性メモリ回路の動作の説明
であるが、上記説明で明かな如く、書込、消去の
ためにそれぞれ専用の端子VH，VLが必要である。
であるが、上記説明で明かな如く、書込、消去の
ためにそれぞれ専用の端子VH，VLが必要である。
上記の如きメモリを例えば時計等の超小型の装
置に使用する場合、端子数は出来るだけ少ない方
が良い。時計の回路基板は極めて小型であつて、
操作端子一本の減少が時計全体の大きさに影響す
る。
置に使用する場合、端子数は出来るだけ少ない方
が良い。時計の回路基板は極めて小型であつて、
操作端子一本の減少が時計全体の大きさに影響す
る。
そこで本発明は前記した２本の端子VHとVLを
共通にした不揮発性メモリ回路を提供するもので
ある。
共通にした不揮発性メモリ回路を提供するもので
ある。
第３図は本発明の第１実施例を示す不揮発性メ
モリ回路であつて、不揮発性メモリ４ａ，４ｂ…
…の各ソース電極及び基板電極はそれぞれ電位
Vddに接続され、ドレイ電極はそれぞれ負荷抵抗
３ａ，３ｂ……を介して電位VSSに接続され、ゲ
ート電極はそれぞれ抵抗体１ａ，１ｂ……を介し
て書込・消去用電圧印加端子VMに接続されると
ともに制御用トランジスタ２ａ，２ｂ……の各ド
レイン電極に接続される。該トラジスタ２ａ，２
ｂ……のソース電極及び基板電極はそれぞれダイ
オード５ａ，５ｂを介して電位VSSに接続され、
各ゲート電極はデータ入力線D1，D2……となる。
この回路の消去・書込み手順は次の様になる。
モリ回路であつて、不揮発性メモリ４ａ，４ｂ…
…の各ソース電極及び基板電極はそれぞれ電位
Vddに接続され、ドレイ電極はそれぞれ負荷抵抗
３ａ，３ｂ……を介して電位VSSに接続され、ゲ
ート電極はそれぞれ抵抗体１ａ，１ｂ……を介し
て書込・消去用電圧印加端子VMに接続されると
ともに制御用トランジスタ２ａ，２ｂ……の各ド
レイン電極に接続される。該トラジスタ２ａ，２
ｂ……のソース電極及び基板電極はそれぞれダイ
オード５ａ，５ｂを介して電位VSSに接続され、
各ゲート電極はデータ入力線D1，D2……となる。
この回路の消去・書込み手順は次の様になる。
先ず、端子VMを負の高電圧に引いた場合、前
記トランジスタ２ａ，２ｂ……がどの様な状態に
あつても前記ダイオード５ａ，５ｂ……に阻止さ
れて、前記抵抗体１ａ，１ｂ……等にはそれぞれ
電流が流れる事がない。従つて前記メモリ４ａ，
４ｂ……の各ゲート電極には負の高電圧が印加さ
れるため、該メモリ４ａ，４ｂ……は全てエンハ
ンスメント状態となる。
記トランジスタ２ａ，２ｂ……がどの様な状態に
あつても前記ダイオード５ａ，５ｂ……に阻止さ
れて、前記抵抗体１ａ，１ｂ……等にはそれぞれ
電流が流れる事がない。従つて前記メモリ４ａ，
４ｂ……の各ゲート電極には負の高電圧が印加さ
れるため、該メモリ４ａ，４ｂ……は全てエンハ
ンスメント状態となる。
次に前記端子VMに正の高電圧を印加した場合
には、もし前記データ入力線D1の電位がVddレベ
ルであれば、前記トランジスタ２ａはオン状態で
あるから、該トランジスタ２ａと前記ダイオード
５ａを介して電流が流れ、前記メモリ４ａのゲー
ト電極には高電圧が印加されず、従つて該メモリ
４はエンハンスメント状態のままである。
には、もし前記データ入力線D1の電位がVddレベ
ルであれば、前記トランジスタ２ａはオン状態で
あるから、該トランジスタ２ａと前記ダイオード
５ａを介して電流が流れ、前記メモリ４ａのゲー
ト電極には高電圧が印加されず、従つて該メモリ
４はエンハンスメント状態のままである。
又前記端子VMに正の高電圧を印加した時に、
例えば前記データ入力線D2の電位がVSSである
と、前記トランジスタ２ｂはオフ状態であるから
前記メモリ４ｂのゲート電極には正の高電圧が印
加され、該メモリ４ｂはデプレシヨン状態に変化
する。
例えば前記データ入力線D2の電位がVSSである
と、前記トランジスタ２ｂはオフ状態であるから
前記メモリ４ｂのゲート電極には正の高電圧が印
加され、該メモリ４ｂはデプレシヨン状態に変化
する。
第３図に於ては前記ダイオード５ａ，５ｂ……
等は電位VSSと各前記トラジスタ２ａ，２ｂ……
等の各ソース電極及び基板電極に個々に挿入され
ているかの如く示したが、実際には複数のトラン
ジスタ２ａ，２ｂ……の各ソース電極と基板電極
を全て共通に接続し、１個のダイオード体で電位
VSSに接続しても良い。
等は電位VSSと各前記トラジスタ２ａ，２ｂ……
等の各ソース電極及び基板電極に個々に挿入され
ているかの如く示したが、実際には複数のトラン
ジスタ２ａ，２ｂ……の各ソース電極と基板電極
を全て共通に接続し、１個のダイオード体で電位
VSSに接続しても良い。
第４図の回路図は上記の点を示した上で、かつ
前記ダイオード体をMOSトランジスタ６で構成
したものである。即ち各前記トランジスタ２ａ，
２ｂ……の全てのソース電極及び基板電極が接続
されるラインをＬとした時、トランジスタ６のゲ
ート電極、ドレイン電極及び基板電極をラインＬ
に接続し、トランジスタ６のソース電極を電位
VSSに接続すれば良いが、他の接続の仕方として
該トランジスタ６のゲート電極を第４図に破線で
示した如く端子VMに抵抗体７を介して接続する
か或いはトランジスタ６のゲート電極を直接端子
VMと接続しても良い。
前記ダイオード体をMOSトランジスタ６で構成
したものである。即ち各前記トランジスタ２ａ，
２ｂ……の全てのソース電極及び基板電極が接続
されるラインをＬとした時、トランジスタ６のゲ
ート電極、ドレイン電極及び基板電極をラインＬ
に接続し、トランジスタ６のソース電極を電位
VSSに接続すれば良いが、他の接続の仕方として
該トランジスタ６のゲート電極を第４図に破線で
示した如く端子VMに抵抗体７を介して接続する
か或いはトランジスタ６のゲート電極を直接端子
VMと接続しても良い。
以上述べた如く、本発明によれば不揮発正メモ
リの書込、消去に関する外部端子数を減少させる
事が出来、超小型機器への応用が非常に楽にな
る。
リの書込、消去に関する外部端子数を減少させる
事が出来、超小型機器への応用が非常に楽にな
る。
第１図は不揮発性メモリの特性を示す特性図、
第２図は従来の不揮発性メモリ回路を示す回路
図、第３図は本発明の第１の実施例を示す不揮発
性メモリ回路の回路図、第４図は本発明の第２の
実施例を示す不揮発性メモリ回路の回路図であ
る。 １ａ，１ｂ……抵抗体、２ａ，２ｂ……制御用
MOSトランジスタ、４ａ，４ｂ……不揮発性メ
モリ、５……ダイオード体、６……MOSトラン
ジスタ、VH……書込用電圧印加端子、VL……消
去用電圧印加端子、VM……書込・消去用電圧印
加端子、D1，D2……書込みデータ入力線、O1，
O2……出力線。
第２図は従来の不揮発性メモリ回路を示す回路
図、第３図は本発明の第１の実施例を示す不揮発
性メモリ回路の回路図、第４図は本発明の第２の
実施例を示す不揮発性メモリ回路の回路図であ
る。 １ａ，１ｂ……抵抗体、２ａ，２ｂ……制御用
MOSトランジスタ、４ａ，４ｂ……不揮発性メ
モリ、５……ダイオード体、６……MOSトラン
ジスタ、VH……書込用電圧印加端子、VL……消
去用電圧印加端子、VM……書込・消去用電圧印
加端子、D1，D2……書込みデータ入力線、O1，
O2……出力線。
Claims (1)
- １ 不揮発性メモリのゲート電極を、抵抗体を介
して書込、消去共通端子に接続するとともに、書
込データによつて制御されるMOSトランジスタ
ーのドレインに接続し、該MOSトランジスター
の基板とソースは共通にしてダイオード体を介し
て電源に接続した事を特徴とする不揮発性メモリ
回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041183A JPS58159296A (ja) | 1982-03-16 | 1982-03-16 | 不揮発性メモリ回路 |
| US06/475,424 US4589097A (en) | 1982-03-16 | 1983-03-15 | Non-volatile memory circuit having a common write and erase terminal |
| GB08307299A GB2118797B (en) | 1982-03-16 | 1983-03-16 | Non-volatile memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57041183A JPS58159296A (ja) | 1982-03-16 | 1982-03-16 | 不揮発性メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159296A JPS58159296A (ja) | 1983-09-21 |
| JPH0447400B2 true JPH0447400B2 (ja) | 1992-08-03 |
Family
ID=12601300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57041183A Granted JPS58159296A (ja) | 1982-03-16 | 1982-03-16 | 不揮発性メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159296A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0679438B2 (ja) * | 1984-05-28 | 1994-10-05 | セイコーエプソン株式会社 | 消去可能な不揮発性メモリ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50126337A (ja) * | 1974-03-25 | 1975-10-04 | ||
| JPS5694586A (en) * | 1979-12-28 | 1981-07-31 | Citizen Watch Co Ltd | Electronic timepiece having nonvolatile storage device |
-
1982
- 1982-03-16 JP JP57041183A patent/JPS58159296A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50126337A (ja) * | 1974-03-25 | 1975-10-04 | ||
| JPS5694586A (en) * | 1979-12-28 | 1981-07-31 | Citizen Watch Co Ltd | Electronic timepiece having nonvolatile storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58159296A (ja) | 1983-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5388069A (en) | Nonvolatile semiconductor memory device for preventing erroneous operation caused by over-erase phenomenon | |
| JP3417630B2 (ja) | 半導体集積回路装置とフラッシュメモリ及び不揮発性記憶装置 | |
| US5465235A (en) | Non-volatile memory device with a sense amplifier capable of copying back | |
| JP2723278B2 (ja) | ハイキャパシタンス線プログラミング用デコーダ・ドライバ回路 | |
| KR930703518A (ko) | 소거특성을 개량한 플래쉬메모리 및 그것에 대한 회로 | |
| JPS62117196A (ja) | 電気的に消去可能なプログラム可能なメモリ・セルとその製法 | |
| JPS5845697A (ja) | 不揮発性メモリ | |
| US4635229A (en) | Semiconductor memory device including non-volatile transistor for storing data in a bistable circuit | |
| US5729162A (en) | Integrated circuit memory with column voltage holding circuit | |
| JPH0212695A (ja) | メモリセル及びその読み出し方法 | |
| KR0147240B1 (ko) | 바이어스 제어 회로를 갖는 반도체 메모리 디바이스 | |
| US5153854A (en) | EEPROM memory system having selectable programming voltage for low power readability | |
| US4030081A (en) | Dynamic transistor-storage element | |
| EP0317939B1 (en) | Input circuit incorporated in a semiconductor device | |
| JPH0516119B2 (ja) | ||
| JPH0447400B2 (ja) | ||
| US5757713A (en) | Adjustable write voltage circuit for SRAMS | |
| JPH0581999B2 (ja) | ||
| JPS6321998B2 (ja) | ||
| US4085460A (en) | Decoder buffer circuit for MNOS memory | |
| JPH11176153A (ja) | 半導体集積回路 | |
| JPS6299997A (ja) | 半導体記憶装置 | |
| KR0172335B1 (ko) | 반도체 메모리 장치의 가상접지전압 생성방법 및 그 회로 | |
| JPS59162694A (ja) | 半導体メモリ | |
| JPS6129077B2 (ja) |