JP2001110945A - 半導体素子および半導体素子の製造・パッケージング方法 - Google Patents

半導体素子および半導体素子の製造・パッケージング方法

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JP2001110945A JP2000266476A JP2000266476A JP2001110945A JP 2001110945 A JP2001110945 A JP 2001110945A JP 2000266476 A JP2000266476 A JP 2000266476A JP 2000266476 A JP2000266476 A JP 2000266476A JP 2001110945 A JP2001110945 A JP 2001110945A
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die
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semiconductor
etch
mold
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English (en)
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L Koffman Samuel
サミュエル・エル・コフマン
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Motorola Inc
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Abstract

(57)【要約】 （修正有） 【課題】小型でリードフレームを必要とせず且つ熱放散
性にすぐれたパッケージ素子を製造する方法を提供す
る。 【解決手段】 熱的、電気的伝導に優れた導電材料シー
ト２０の上面にダイ付着領域２２を、下面にダイ接点２
４と、リード接点２６とをメッキ形成する。リード接点
２６に対向した上面に銅２９、ニッケル、パラジュウム
連結層３１，３３をメッキし、モールド・ロック３４を
形成する。ダイ付着領域２２上に、半導体ダイ４０をそ
の特性に応じて半田、導電エポキシなどで付着し、ワイ
ヤボンデング４２でモールドロック３４と接続する。上
面全体を樹脂ハウジングでパッケージし、各素子に切断
分離する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、半導体素子お
よび半導体素子を製造する方法に関し、さらに詳しくは
特定の素子に予め合わせて特注されたリードフレームを
必要としない半導体素子と、半導体素子を製造しパッケ
ージングする方法に関する。
【０００２】
【従来の技術】半導体素子は、支持する保護パッケージ
内に、半導体素子ダイを取り付けることにより作製され
る。「ダイ」という語は、通常の半導体業界での使用に
合致させて、ここでは単数形と複数形の両方を含む形で
用いる。パッケージは、素子の物理的保護の提供、およ
び半導体素子ダイへの電気的アクセスまたは接続の提供
を含めて、多岐に渡る働きをする。従来の方法では、半
導体素子ダイは、予め作製されたリードフレーム上に取
り付けられる。素子ダイとリードフレームの導線との間
に電気的接続を形成した後、ダイとそれに関連する導線
が、モールド・プラスチック・ハウジング内に封入され
る。半導体素子ダイをパッケージングする従来の方法
は、幾つかの欠点または不備を具有している。それらの
欠点の中で最大のものは、パッケージング費用が高いこ
とで、これは、一部には、素子のタイプが異なるごと
に、異なるリードフレームを必要とする場合があること
から来る。このことは、顧客がカスタム・リード構成を
必要とする用途では特に当てはまる。半導体素子ダイが
上に取り付けられるリードフレームは通常、一枚の金属
板にスタンピングされ、ついで、半田可能性を確保する
助けをする金またはその他の金属によってめっきされ
る。リードフレーム構成が異なるごとに、高価なスタン
ピング・ツールが必要となり、費用面で極めて高くなる
ことと、長いリード・タイムが必要であるという両方の
点で欠点がある。
【０００３】
【発明が解決しようとする課題】従来の半導体パッケー
ジはまた、大きさが相対的に大きい。これは、ＴＳＳＯ
Ｐ（薄型シュリンク・スモール・アウトライン・パッケ
ージ）などの微小パッケージでも言える。大型パッケー
ジは、今日の微小電子機器内で貴重なスペースを大幅に
消耗する上に、パッケージ・リードが比較的長いため
に、高いパッケージ・インピーダンスに寄与し、これが
ＲＦ性能を損なわせる。また、現在のパッケージの多く
は、熱特性が弱く、パッケージ素子は、素子の動作中に
生じる大量の熱を、十分消散させることができない。
【０００４】従来型パッケージングの上記問題に鑑み、
小型で、一意のリードフレームを必要とせず、熱消散性
に優れ、導線インダクタンスが低く、費用が安く、しか
も新しい設計に対応するためのターンアラウンド時間も
短くできるパッケージ素子を製造する方法に対して必要
性が存在する。
【０００５】
【課題を解決するための手段】本発明により、リードフ
レームを予め形成するのではなく、素子の加工中に、選
択的にエッチングを行うことによって、カスタム・リー
ドフレームが形成される、半導体素子と半導体素子を製
造する方法が提供される。この工程は、犠牲導電シート
を用い、このシートが素子の作製過程中にエッチングさ
れて、カスタマイズされたパッケージ実装，ヒート・シ
ンクおよび接点領域を形成する。実施例によって異なる
が、素子を作製するには、わずか２つまたは３つのカス
タマイズされたフォトリソグラフィ・マスクしか必要と
しない。本発明の種々の実施例は、添付図面、ならびに
以下に述べる好適な実施例の説明を参照することによ
り、明確に把握できよう。
【０００６】
【実施例】図１から図８は、本発明の一実施例による加
工工程を断面図により概略的に示す。この工程は、図１
に示すように、一枚の導電材料シート２０から始まる。
好適な実施例では、導電シート２０は、約７５ミクロン
から２５０ミクロンの厚さ２１を有する銅または銅合金
のシートであり、約１２５ミクロンの厚さであることが
望ましい。シート２０にとって銅または銅合金が望まし
い材料であるのは、銅が比較的安価であり、容易にエッ
チングしやすく、熱的にも電気的にも優れた導体だから
である。シート２０の幅と長さは、個々の用途に合わせ
て選択できるが、例えば、幅を約４から１０ｃｍ、長さ
を約８から２０cmとすることができる。
【０００７】図２に示すように、この工程は複数のダイ
付着パッド２２を、シート２０の第１表面２３の上に形
成する段階へと続く。作製するそれぞれの素子につい
て、１個のダイ付着パッドが形成される。ダイ付着パッ
ドは、少なくともシート２０の表面の中央部分全体を覆
う形で、矩形アレイで配置されることが望ましい。複数
の素子ダイ接点２４と複数の素子リード接点２６は、シ
ート２０の第２表面２７の上に形成される。ダイ接点２
４は、ダイ付着領域２２と位置合わせされて確定される
ことが望ましい。領域２２，２４，２６はそれぞれ、選
択的めっきによって形成されることができる。選択的め
っきは、シート２０の両側に印写可能（photo-imageabl
e）レジスト層を塗布し、通常知られるフォトリソグラ
フィ技術を用いて、レジストを選択的に露光することに
より実現できる。レジスト層は、パターン形成されたマ
スクを通して、適切な波長の光を放射することにより、
周知の方法で露光されて、レジスト層内にマスク・パタ
ーンを複製することができる。
【０００８】ついで、結果として生じたパターン形成さ
れたレジストがめっきマスクとして使用され、領域２
２，２４，２６の、パターン形成されたレジストによっ
て覆われていないシート２０上の領域が選択的にめっき
される。めっきは、電解めっき，無電解めっき，または
その他の所望のめっきとして実施できる。好適な実施例
では、めっき領域は、ニッケルとパラジウム，ニッケル
と金，またはニッケルと銀の連続する層によってめっき
される。めっきされた他の金属システムも使用できる。
好ましい金属システムはすべて、導電シート２０への優
れた粘着特性，ダイ付着領域２２のそれぞれに半導体ダ
イを付着するのに順次用いられる材料との適合性，およ
び素子ダイ接点２４と素子リード接点２６上のめっき材
料が、後続の加工工程でエッチ・マスクとして働く能力
を備える。また、素子が目的とする用途の間に、素子を
回路板に付着するのに使用される半田またはその他の材
料と適合性のある材料が、めっき領域２４，２６に用い
られることが望ましい。
【０００９】この工程は、本発明の好適な実施例によ
り、シート２０の第２表面２７に載置される印写可能レ
ジスト層３０、および導電シート２０の第１表面２３に
載置される印写可能レジスト層３２を塗布する段階へと
続く。層３２は、図３に示すようにフォトリソグラフィ
によりパターン形成される。開口部は、素子リード接点
２６と位置合わせされるように、レジスト層３２内に設
けられる。パターン形成されたレジスト層３２とパター
ン形成されていないレジスト層３０はついで、めっき・
マスクとして用いられる。モールド・ロック（mold loc
k）３４は、パターン形成されたレジスト層３２に設け
られた開口部を通してめっきすることによって形成され
る。モールド・ロック３４は、最初に銅、次にニッケル
とパラジウムの連続する層によってめっきすることによ
って形成されるのが望ましい。ニッケルと金，ニッケル
と銀，などの連続層のような他のキャッピング（cappin
g）層も、銅の上にめっきできる。連続する層は、銅に
対する優れた粘着性を備え、後続の加工工程で容易に接
合できる外側表面を設けるように選択される。好適な実
施例では、モールド・ロックは、後でダイ付着領域２２
上に取り付けられる半導体素子ダイの厚さにほぼ等しい
厚さにめっきされる。めっきがこのような厚さまで進行
するにつれ、めっきされた材料の一部は「きのこ」形状
になる傾向があり、パターン形成されたレジスト層３２
の端部まで伸びる。モールド・ロックのめっき中、パタ
ーン形成されていないレジスト層３０が、導電シート２
０の下側を保護し、当該表面がめっきされないように防
ぐ。
【００１０】図４は、レジスト層３０，３２を除去した
後の素子作製工程を示す。めっき中にモールド・ロック
がきのこ形状になるため、モールド・ロック３４は、表
面２３で導電シート２０と結合する底部よりも頂部の方
が広くなる。
【００１１】図５に示すように、本発明による製造工程
は、複数のダイ付着領域２２のそれぞれに半導体素子ダ
イ４０を付着する段階へと続く。半導体素子ダイ４０
は、素子の用途や意図する所望の熱的特性および電気特
性に応じて、半田，導電エポキシなどによって付着でき
る。ダイ付着領域２２を形成するのに使用される材料
は、選択されたダイ付着方法と適合するように選択され
る。半導体素子ダイを複数のダイ付着領域と付着した
後、電気相互接続４２が、半導体素子ダイの表面にある
電極（図示せず）と、モールド・ロック３４の頂部との
間に伸びる形で形成される。そのため、モールド・ロッ
ク３４は、以下に説明するように、モールド・ロックと
して、また相互接続ボンド領域として働く。相互接続４
２は、ワイヤ・ボンディング，ＴＡＢ，または半導体業
界で用いられるその他の従来型相互接続技術により形成
できる。モールド・ロック３４の上部表面上にめっきさ
れた材料は、選択された相互接続ボンディング技術を容
易にするように選択される。選択された特定の技術とは
関係無く、相互接続ボンディングは、モールド・ロック
の上部が、シート２０の平面の上に、好適には半導体素
子ダイ４０の上部平面の近傍に伸びるようにすることに
よって実現される。
【００１２】半導体素子ダイ４０をダイ付着領域２２に
付着し、電気相互接続４２を付着した後、素子は、保護
樹脂ハウジング内に封入される用意が整う。本発明の好
適な実施例により、半導体素子ダイとそれぞれの相互接
続およびモールド・ロックはすべて、図６に示すよう
に、１個の一体成形樹脂ハウジング５０内に封入され
る。複数の半導体素子ダイは、導電シート２０および付
着されたダイを、樹脂モールドに入れ、モールドを閉
じ、樹脂封入剤をモールド凹部に注入して、複数のダイ
に載置される一体ハウジングを形成する。モールド凹部
は、シートに取り付けられた素子ダイの種類とは無関係
に、予め決められたサイズのシート２０を収容する大き
さにされる。上記のような一体成形樹脂ハウジングを形
成し、加工の開始点として標準サイズのシート２０を使
用することにより、同一のモールドを用いて、多岐に渡
る素子の型，素子の形状および素子のサイズに対応でき
る。また、半導体素子ダイごとの個別の樹脂ハウジング
とそれに関連する相互接続を提供するカスタム・モール
ドを使用できる。また更に、本発明の更に別の実施例に
より、各半導体素子ダイは、グロブ・トップ（glob to
p）封入により樹脂ハウジング内に封入できる。
【００１３】本発明の好適な実施例により、導電シート
２０は、素子ダイ接点２４および素子リード接点２６の
上で、めっきされたエッチ・レジスト（etch resistan
t）材料をエッチ・マスクとして用いて、選択的にエッ
チングされる。また、一体成形樹脂ハウジング５０は、
エッチ・マスクの働きをし、半導体素子ダイとそれに関
連する相互接続を、エッチング工程の間保護する。導電
シート２０の厚さまで完全にエッチングすることによ
り、複数の分離された素子ダイ接点６０と複数の分離さ
れた素子リード接点６２が、図７のように形成される。
モールド・ロック３４の拡大された「きのこ形状」の頂
部は、個々の素子リード接点が、モールド樹脂ハウジン
グ内に確実に保持されるように確保する助けをする。
【００１４】半導体素子ダイ４０の裏面との電気接点
は、分離された素子ダイ接点６０を接触させることによ
って設けることができる。半導体素子ダイ４０上の各素
子端子との電気接点は、分離された素子リード接点６２
に接触することによって設けることができる。この段階
で、元の導電シート２０上に取り付けられたすべての半
導体素子ダイは、接点６０，６２に触針を接触させるこ
とによって、電気的に試験できる。個々の素子は、一体
成形樹脂ハウジング５０により、適所に保持されるの
で、複数のダイの試験を容易に自動化でき、阻止（reje
ct）ダイは後で捨てるように、インクを付けるか、また
はその他のマークを付すことができる。
【００１５】導電シート２０をエッチングして、個々の
接点６０，６２を分離し、半導体素子ダイの選択的な電
気試験を行った後、樹脂ハウジングと、その中に封入さ
れた半導体素子ダイは、従来の分離技術を用いて、個々
の素子に分離できる。好適な実施例では、合成された樹
脂ハウジングは切断されて、個々の半導体素子ダイとそ
の関連する相互接続に単離され、図８に示すような独立
した複数の最終半導体素子７０を作る。
【００１６】本発明により素子７０を製造する工程は、
幾つかの利点を有する。素子リード接点６２と素子ダイ
接点６０との間隔が近接していることから、素子７０は
サイズが小さくなる。１個の封入モールドを多岐に渡る
素子構成およびサイズに使用でき、素子タイプごとに、
カスタム封入モールドを必要としない。また、カスタム
・リードフレーム、およびカスタム・リードフレームに
関連するツーリングが、素子構成やサイズが異なるごと
に必要ではない。寧ろ、素子リード接点，素子ダイ接点
およびモールド・ロックは、わずか３つのフォトリソグ
ラフィ・マスクを使用するだけで作ることができる。
（より従来型のスタンピング装置とは異なり）フォトリ
ソグラフィ・マスクを使用してリードフレームを作るこ
とは、異なる素子パッケージごとに、迅速なターンアラ
ウンドが実現できる点で、更なる利点がある。素子７０
はまた、半導体素子ダイ４０のヒート・シンキングを提
供するが、これは、素子ダイ接点６０が、半田またはそ
の他の方法により、回路板またはその他の装置に付着さ
れて、動作素子からの熱除去を容易に行えるからであ
る。
【００１７】図９から図１１は、本発明の種々の実施例
を断面図により概略的に示す。ここで図９を参照し、素
子８０は概ね素子７０と似通っているが、モールド樹脂
ハウジング８２が、１個の一体樹脂ハウジング内で隣接
する複数の素子とともに成形されるのではなく、当該半
導体素子のために個別に構成されるという点が異なる。
すなわち、樹脂ハウジング８２は、各半導体素子ごとに
独立したダイ凹部を有する樹脂モールドを用いて形成さ
れる。素子７０，８０のそれぞれにおいて、素子ダイ接
点６０は、半導体素子ダイ４０とほぼ同じサイズである
のが適切である。
【００１８】図１０に示される半導体素子８４は、半導
体素子７０と似通っており、素子８４が、半導体素子ダ
イ４０より大きな拡張素子ダイ接点８６を有する以外
は、同様の方法で製造される。素子ダイ接点８６の大き
さは、めっきされたダイ接点領域の金属化の大きさによ
って決定される。拡張素子ダイ接点は、熱の消散を向上
する。また、拡張素子ダイ接点８４には、追加のモール
ド・ロック８８が設けられる。追加のモールド・ロック
は、モールド樹脂９０内で拡張素子ダイ接点を確保する
のを助け、同時にダウン・ボンド（down bond）９２に
とって有効なボンディング領域を提供する。ダウン・ボ
ンドは例えば、当該ダイの底面の接地接点に加えて、素
子ダイ４０の頂部に接地接点を設けるのに使用できる。
追加のモールド・ロックは、モールド・ロック３４をめ
っきするのに用いられるレジスト・マスク内に、追加の
開口部を設けることによって形成される。
【００１９】図１１に示される半導体素子９４は、素子
７０，８０，８４を製造するのに使用されるのと同様の
工程によって製造できる。また、素子９４は、同一のモ
ールド樹脂ハウジング１００内に、複数の半導体素子ダ
イ９６，９８を収容する。
【００２０】図１２から図１７は、本発明の更なる実施
例による工程を断面図で示す。本発明のこの実施例は、
大型の半導体素子ダイを含み、かつ大量の熱エネルギー
の消散を必要とする電力素子の作製に、特に利点を有す
る。以前の実施例で説明した工程に類似する工程につい
ては詳述しない。
【００２１】図１２に示すように、この工程は、導電シ
ート１２０から始まり、このシートは、好適な実施例で
は、銅の上層１２４と、銅の下層１２６との間に挟まれ
たモリブデン層１２２を含む。他の金属も、導体シート
１２０を構成するためにサンドイッチ構造で使用できる
が、銅とモリブデンは、高い熱消散を助けることから、
利点を有することが判明している。導体シート１２０を
構成する金属を選択する１つの基準は、中央の金属１２
２が、層１２４と１２６をエッチングするのに用いられ
るエッチング剤に対し耐性がなければならないことであ
る。
【００２２】図１３に示されるように、この工程は、ニ
ッケルとパラジウムの連続する層などの金属層により、
導体シート１２０の両面を選択的にめっきする段階へと
続く。ニッケルとパラジウムの選択的めっきは、ダイ付
着領域１３０，モールド・ロック領域１３２，ダイ接点
領域１３４，およびリード接点領域１３６を確定する。
ダイ付着領域１３０は、ダイ接点領域１３４と位置合わ
せされるのが望ましく、モールド・ロック領域１３２
は、リード接点領域１３６と位置合わせされるのが望ま
しい。
【００２３】導体シート１２０に載置される金属層をめ
っきした後、上部層１２４が、ダイ接点領域１３０の上
にあるめっきされた金属層とモールド・ロック領域１３
２とをエッチ・マスクとして用いて、エッチングされ
る。また、むろん、導体シート１２０の裏面は、このエ
ッチング工程の間、層１２６のエッチングの回避が望ま
れる範囲まで、保護されなければならない。層１２４の
エッチングは、モリブデン層１２２の部分が露出される
まで続く。この深さまでエッチングすることにより、分
離されたダイ接点領域１３８と、モールド・ロック領域
１４０とが確定される。銅層１２４のエッチングが進行
するにつれ、エッチング剤は、めっきされたマスキング
層１３１，１３２をアンダカットして、アンダカット領
域１４２を形成する。これらのアンダカット領域は、モ
ールド樹脂本体が後の加工工程で形成されるときに、ダ
イ・ボンド領域１３８とモールド・ロック領域１４０
が、モールド・ロックとして働くようにさせる。
【００２４】図１５に示されるように、半導体素子ダイ
１４４は、各ダイ付着領域１３８に付着される。電気相
互接続１４６は、半導体素子ダイ１４４の上部表面上の
端子から、関連するモールド・ロック領域１４０へと伸
びるように形成される。相互接続１４６は、既述の方法
で形成できる。
【００２５】図１６に示されるように、好適な実施例に
より、一体成形樹脂ハウジングが、複数の半導体素子ダ
イ１４４とこれらに関連する相互接続に載置される形で
形成される。モールド成形の間、アンダカット領域１４
２は、ダイ付着領域１３８とモールド・ロック領域１４
０とが、樹脂ハウジング内にしっかりとロックされるよ
うに確保する働きをする。
【００２６】図１７に示されるように、個々の分離され
たダイ接点領域とリード接点領域は、エッチ・レジスト
性のめっき領域１３４，１３６をエッチ・マスクとして
用いて、銅層１２６の厚さまでエッチングすることによ
って形成される。エッチングは、モリブデン層１２２の
厚さを貫通するまで続き、各種の素子接点領域の電気的
分離を完了する。この形式で、複数の半導体素子は、所
望に応じて、電気的に試験できる。ついで、一体プラス
チック・ハウジング１４８を貫通して切断して、複数の
独立した半導体素子を形成することにより、前述したよ
うに、素子の作製を完了できる。
【００２７】この方法で製造される半導体素子は、半導
体素子ダイがその上に取り付けられるカスタム・リード
フレームを設計して製造する必要がない形で製造でき
る。カスタマイズされた素子の作製を、短いターンアラ
ウンド時間で実現できるようにするのに、わずか２つの
カスタム・フォトリソグラフィ・マスクしか必要ない。
結果としてできる素子は小型化が可能であり、これは、
高いパッキング密度および導線インダクタンスの低減に
とって利点があり、素子の動作中に生じる熱を消散する
のに優れたヒート・シンキングを提供することが可能で
ある。各半導体素子ダイ１４４は、厚い銅／モリブデン
／銅のヒート・シンク上に配置されて結合され、このヒ
ート・シンクは熱の消散を助ける。
【００２８】したがって、本発明により、上記に掲げた
必要性を十分に満足する半導体素子を製造する工程が提
供されたことが明白である。本発明による方法につい
て、個々の実施例を参照して説明してきたが、本発明を
これらの実施例に限定することを意図するものではな
い。当業者は、本発明の範囲を逸脱しないで、種々の変
形および変更が可能であることを認めよう。例えば、導
電シートおよび当該シートにめっきされる材料について
は、他の金属も使用できる。また、特定の素子のタイプ
を実現するのに、種々の厚さ，形状およびレイアウトを
使用できる。したがって、上記すべてのバリエーション
と変形を、添付請求の範囲内に属するものとして、本発
明の中に含めることを意図する。
【図面の簡単な説明】
【図１】 本発明の一実施例による一連の加工工程を断
面図で概略的に示す。
【図２】 本発明の一実施例による一連の加工工程を断
面図で概略的に示す。
【図３】 本発明の一実施例による一連の加工工程を断
面図で概略的に示す。
【図４】 本発明の一実施例による一連の加工工程を断
面図で概略的に示す。
【図５】 本発明の一実施例による一連の加工工程を断
面図で概略的に示す。
【図６】 本発明の一実施例による一連の加工工程を断
面図で概略的に示す。
【図７】 本発明の一実施例による一連の加工工程を断
面図で概略的に示す。
【図８】 本発明の一実施例による一連の加工工程を断
面図で概略的に示す。
【図９】 本発明の別の実施例の結果生じる種々の素子
構造を断面図で概略的に示す。
【図１０】 本発明の別の実施例の結果生じる種々の素
子構造を断面図で概略的に示す。
【図１１】 本発明の別の実施例の結果生じる種々の素
子構造を断面図で概略的に示す。
【図１２】 本発明の別の実施例による一連の加工工程
を断面図で概略的に示す。
【図１３】 本発明の別の実施例による一連の加工工程
を断面図で概略的に示す。
【図１４】 本発明の別の実施例による一連の加工工程
を断面図で概略的に示す。
【図１５】 本発明の別の実施例による一連の加工工程
を断面図で概略的に示す。
【図１６】 本発明の別の実施例による一連の加工工程
を断面図で概略的に示す。
【図１７】 本発明の別の実施例による一連の加工工程
を断面図で概略的に示す。
【符号の説明】
２０ 導電材料シート ２１ 厚さ ２２ ダイ付着パッド ２３ 第１表面 ２４ 素子ダイ接点 ２６ 素子リード接点 ２７ 第２表面 ３０ パターン形成されない印写可能レジスト層 ３２ パターン形成された印写可能レジスト層 ３４ モールド・ロック ４０ 半導体素子ダイ ４２ 電気相互接続 ５０ 一体成形樹脂ハウジング ６０ 分離された素子ダイ接点 ６２ 分離された素子リード接点

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子（７０）を製造する方法であ
    って：第1表面（２７）と第２表面（２３）、および厚
    さ（２１）を有する導電材料シート（２０）を設ける段
    階；前記シート（２０）の前記第1表面（２７）に、エ
    ッチ・レジスト材料（２４，２６）を選択的に塗布する
    段階；前記シート（２０）の前記第２表面（２３）から
    上方に伸びるモールド・ロック（３４）を形成する段
    階；前記シート（２０）の前記第２表面（２３）に、半
    導体ダイを付着する段階；前記半導体ダイ（４０）から
    前記モールド・ロック（３４）への電気接続（４２）を
    形成する段階；前記シート（２０）の前記第２表面（２
    ３）に載置される封入樹脂（５０）を設けて、前記モー
    ルド・ロック（３４），半導体ダイ，および電気接続
    （４２）を封入する段階；および前記エッチ・レジスト
    材料（２４，２６）をエッチ・マスクとして使用し、前
    記第１表面（２７）から、前記シート（２０）の前記厚
    さ（２１）まで選択的にエッチングする段階；によって
    構成されることを特徴とする方法。
  2. 【請求項２】 前記モールド・ロック（３４）を形成す
    る段階は：前記導電材料シート（２０）の前記第２表面
    （２３）の上に、パターン形成されためっきマスクを形
    成する段階；前記パターン形成されためっきマスク（３
    ２）内の開口部を通して露出された前記導電材料シート
    （２０）の部分を銅でめっきする段階；および前記パタ
    ーン形成されためっきマスク（３２）を除去する段階；
    によって構成されることを特徴とする請求項１記載の方
    法。
  3. 【請求項３】 複数の半導体素子（７０）を製造する方
    法であって：第１側面（２３）と第２側面（２７）とを
    有する第１導電材料シート（２０）を設ける段階；前記
    シート（２０）の前記第１側面（２３）を、第２導電材
    料で選択的にめっきして、複数のダイ付着領域（２２）
    を形成する段階；前記シートの前記第２側面（２７）
    を、第３エッチ・レジスト導電材料で選択的にめっきし
    て、複数の素子リード接点（２６）と複数の素子ダイ接
    点（２４）とを確定し、前記素子ダイ接点（２４）が、
    前記ダイ付着領域（２２）と位置合わせされて確定され
    る段階；前記シート（２０）の前記第１側面（２３）
    を、第４導電材料によって選択的にめっきして、前記複
    数の素子リード接点（２６）と位置合わせされて、複数
    のモールド・ロック（３４）を形成する段階；前記複数
    の素子ダイ付着領域（２２）のそれぞれに、半導体ダイ
    （４０）を付着する段階；前記半導体ダイ（４０）のそ
    れぞれから、前記モールド・ロック（３４）の関連する
    １つへと伸びる電気相互接続（４２）を形成する段階；
    前記半導体ダイと前記電気相互接続すべてを、一体成形
    樹脂ハウジング（５０）内に封入する段階；前記第３エ
    ッチ・レジスト材料（２４，２６）をエッチ・マスクと
    して使用して、前記第２側面（２７）から前記シート
    （２０）まで選択的にエッチングして、複数の分離され
    た素子リード接点（６２）と、複数の分離された素子ダ
    イ接点（６０）とを形成する段階；および前記一体成形
    樹脂ハウジング（５０）を貫通して切断して、前記複数
    の半導体ダイを、複数の独立した素子構造（７０）に分
    離する段階；によって構成されることを特徴とする方
    法。
  4. 【請求項４】 複数の半導体素子を製造する方法であっ
    て：犠牲材料の導電シート（２０）を設ける段階；前記
    導電シート（２０）の第1表面（２３）の上で、複数の
    ダイ付着領域（２２）と複数の相互接続ボンド領域（３
    ４）とを確定する段階；複数の半導体素子ダイ（４０）
    を、前記ダイ付着領域（２２）に付着する段階；前記半
    導体素子ダイ（４０）のそれぞれと、前記相互接続ボン
    ド領域（３４）の関連する１つとの間に相互接続（４
    ２）を設ける段階；前記複数の半導体素子ダイを、一体
    成形樹脂ハウジング（５０）内に封入する段階；前記導
    電シートを選択的にエッチングして、前記導電シートの
    第１部分を除去し、前記ダイ付着領域（２２）と結合さ
    れる前記導電シート（２０）の第２部分（６０，６２）
    と、前記相互接続ボンド領域（３４）とを残す段階；お
    よび前記一体樹脂ハウジングを貫通して切断して、前記
    半導体素子ダイを単離する段階；によって構成されるこ
    とを特徴とする方法。
  5. 【請求項５】 複数の半導体素子を製造する方法であっ
    て：銅から成るシート（２０）を設け、前記シートは第
    １表面（２３）と第２表面を有する段階；前記シートの
    前記第1表面（２３）を選択的にめっきして、複数のダ
    イ付着領域（２２）を形成する段階；前記シートの前記
    第２表面（２７）を導電エッチ・レジスト材料によって
    選択的にめっきして、複数のダイ接点領域（２４）と複
    数のボンド接点領域（２６）とを確定し、前記ダイ接点
    領域（２６）は、前記ダイ付着領域（２２）と位置合わ
    せされる段階；前記シートの前記第１表面（２３）を銅
    で選択的にめっきして、複数のモールド・ロック（３
    ４）を形成し、前記モールド・ロック（３４）はそれぞ
    れ、前記複数のボンド接点領域（２６）のそれぞれ１つ
    と、ボンディング表面を有する前記モールド・ロックの
    それぞれとに位置合わせされる段階；半導体ダイ（４
    ０）を、前記複数のダイ付着領域（２２）のそれぞれに
    付着する段階；前記半導体ダイ（４０）と、前記ボンデ
    ィング表面（３４）の関連する１つとの間に、電気相互
    接続（４２）を設ける段階；前記半導体ダイ（４０）の
    すべてを封入する一体樹脂ハウジング（５０）を形成す
    る段階；前記エッチ・レジスト導電材料（２４，２６）
    をエッチ・マスクとして使用して、前記シートの前記第
    ２表面（２７）をエッチングして、前記シートを、複数
    の電気的に分離されたダイ接点領域（６０）と、複数の
    ボンド接点領域（６２）とに分離する段階；および前記
    一体樹脂ハウジングを貫通して切断して、前記半導体ダ
    イを、複数の半導体素子（７０）に単離する段階；によ
    って構成されることを特徴とする方法。
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