KR100675494B1 - 반도체 장치 및 반도체 장치를 제조하고 패키징하기 위한 공정 - Google Patents

반도체 장치 및 반도체 장치를 제조하고 패키징하기 위한 공정 Download PDF

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Abstract

본 발명은, 반도체 장치(70)에서 패키징을 형성하기 위해 선택적인 도금 및 에칭을 사용하여 반도체 장치(70)를 제조하기 위한 공정에 관한 것이다. 도전 물질의 평면 시트(20)는, 상기 시트(20)의 한 측면(23) 상에 복수의 다이 부착 영역들(22)을 형성하고, 상기 시트의 반대 측면(27) 상에 리드 접촉부(26) 영역과 다이 접촉부(24) 영역을 정의하기 위해 도전성 에칭 저항 물질로 선택적으로 도금된다. 상호 연결 본딩 영역으로서 작용하는 몰드 락들(34)은 다이 부착 영역들(22) 각각과 관련하여 상기 시트의 제 1 측면(23) 상에서 선택적으로 도금된다. 반도체 다이(40)는 다이 부착 영역들(22) 각각에 부착되고 몰드 락들(34)의 상부들에 본딩(42) 된다. 일체로 몰드된 수지 하우징(50)은 모든 반도체 장치 다이(40)를 덮도록 형성된다. 도전 시트(20)의 하부면(27)은 절연된 다이 접촉 영역들(60)과 리드 접촉 영역들(62)을 형성하기 위해, 에칭 마스크로서 도금된 에칭 저항 물질(24, 26)을 사용하여 선택적으로 에칭된다. 그후 일체의 하우징(50)은 복수의 반도체 장치 다이를 복수의 개별적 장치 구조들(70)로 분할하기 위해 절단될 수 있다.
반도체, 장치 다이, 에칭, 리드 접촉 영역, 다이 부착 영역

Description

반도체 장치 및 반도체 장치를 제조하고 패키징하기 위한 공정{Semiconductor device and process for manufacturing and packaging a semiconductor device}
도 1 내지 도 8은 본 발명의 한 실시예에 따른 공정 단계들의 순서를 개략적으로 도시하는 단면도.
도 9 내지 도 11은 본 발명의 다른 실시예들의 결과로서 생긴 다양한 장치 구조들을 개략적으로 도시하는 단면도.
도 12 내지 도 17은 본 발명의 다른 실시예에 따른 공정 단계들의 순서를 개략적으로 도시하는 단면도.
*도면의 주요부분에 대한 부호의 설명*
34 : 몰드 락 40 : 반도체 장치 다이
60 : 장치 다이 접촉부 84 : 반도체 장치
본 발명은 일반적으로 반도체 장치와 반도체 장치를 제조하기 위한 공정에 관한 것이며, 보다 상세하게, 반도체 장치 및 특정 장치에 미리 맞춰진 주문 제작된 리드프레임(customized leadframe)을 요구하지 않는 반도체 장치를 제조하고 패키징하기 위한 공정에 관한 것이다.
반도체 장치는 지지, 보호하는 패키지 내에 반도체 장치 다이를 장착함으로써 제조된다. 용어 "다이(die)"는 여기서 일반적인 반도체 산업의 관용어에 따라 단일 및 복수 모두를 포함하도록 사용될 것이다. 패키지는, 장치를 위한 물리적 보호를 제공하고 반도체 장치 다이에 대한 전기적 액세스 또는 연결부를 제공하는 것을 포함하는 다수의 다른 기능을 서비스한다. 종래의 공정에서, 반도체 장치 다이는 미리 제조된 리드프레임 상에 장착된다. 장치 다이와 리드프레임 리드들 사이의 전기적 연결부들을 형성한 후, 다이와 이와 관련된 리드들은 몰드된 플라스틱 하우징에 캡슐화된다.
반도체 장치 다이를 패키징하기 위한 이러한 종래의 공정은 다수의 불이익 및 단점을 갖는다. 가장 중요한 불이익은, 각각의 다른 장치 타입이 다른 리드프레임을 요구한다는 사실에 기인하여 패키징 비용이 고가라는 것이다. 특히, 이것은, 고객이 커스텀 리드 구성을 요구하는 이들 응용에 대에 대해서도 적용된다. 반도체 장치 다이가 장착된 리드프레임은 보통 한 장의 금속으로부터 스탬프 되고, 땜납성(solderability)을 보장하도록 하는 금 또는 다른 금속들로 도금된다. 각각의 다른 리드프레임 구성은, 고비용이며 긴 리드 시간 요구하는 불이익을 갖는 고가의 스탬핑 툴을 필요로 한다.
또한, 종래의 반도체 패키지들은 사이즈가 상당히 크다. 이것은 TSSOP(Thin, Shrink, Small Outline Package)와 같은 소형화된 패키지에 대해서도 적용된다. 큰 패키지들은 오늘날의 소형화된 전자 장비 내의 유용한 공간을 많이 소모하는 것 외에, 상대적으로 긴 패키지 리드로 인하여 RF 성능을 손상시키는 높은 패키지 인덕턴스의 원인이 된다. 또한, 수많은 현재 패키지들은, 패키징된 장치가 장치 동작 동안 발생된 많은 양의 열을 충분히 방산할 수 없는 열악한 열 특성을 갖는다.
종래의 패키징과 관련된 앞의 문제들을 고려하여, 작고, 고유한 리드프레임을 요구하지 않고, 좋은 열 방산을 제공하고, 낮은 리드 인덕턴스를 갖고, 값싸고, 새로운 디자인을 수용하기 위해 짧은 소요 시간이 가능한 패키징된 장치를 제조하기 위한 공정이 요구된다.
본 발명에 따라, 주문 제작된 리드프레임이, 리드프레임을 미리 형성하기보다는 장치 프로세싱 동안 선택적 에칭에 의해 형성되는 반도체 장치 및 반도체 장치를 제조하기 위한 공정이 제공된다. 공정은, 주문 제작된 패키지 장착, 발열(heatsink) 및 접촉 영역들을 형성하기 위해 장치 제조 공정 동안 에칭되는 희생 도전 시트를 사용한다. 실시예에 따라, 단지 두 개 또는 세 개의 주문 제작된 포토 리소그라피 마스크들이 이 장치를 생성하는데 필요로 된다. 본 발명의 다양한 실시예들은 첨부한 도면들 및 다음의 양호한 실시예의 상세한 설명을 참고로 이해될 수 있다.
도 1 내지 도 8은 본 발명의 한 실시예에 따른 공정 단계들을 개략적으로 도시하는 단면도이다. 이 공정은, 도 1에 도시된 바와 같이 도전 물질(20)의 시트로 시작한다. 양호한 실시예에서, 도전 시트(20)는 두께(21)가 약 75미크론 - 250미크론이며, 구리 합금 또는 구리의 시트는 두께가 약 125미크론인 것이 바람직하다. 구리 또는 구리 합금은 시트(20)에 대해서 양호한 물질인데, 구리가 상대적으로 값싸고, 쉽게 에칭되고, 열과 전기적으로 좋은 도전체이기 때문이다. 시트(20)의 폭 및 길이는 특정 응용에 대하여 선택될 수 있으나, 예를 들어, 약 4-10cm의 폭과 약 8-20cm의 길이일 수 있다.
도 2에 도시된 바와 같이, 복수의 다이 부착 패드(22)를 시트(20)의 제 1 표면(23) 상에 형성함으로써 공정은 계속된다. 하나의 다이 부착 패드는 제조될 각각의 장치에 대해 형성된다. 다이 부착 패드들은 적어도 시트(20)의 표면의 중앙 부분의 전체에 걸쳐 균일 어레이로 배치되는 것이 바람직하다. 복수의 장치 다이 접촉부들(24) 및 복수의 장치 리드 접촉부들(26)은 시트(20)의 제 2 표면(27) 상에 형성된다. 다이 접촉부들(24)은 다이 부착 영역들(22)과 정렬되어 정의되는 것이 바람직하다. 영역들(22, 24, 26) 각각은 선택적인 도금에 의해 형성될 수 있다. 시트(20)의 각각의 측면에 포토-현상 가능 레지스트 층을 도포하고, 일반적으로 공지된 포토리소그라피 기술을 사용하여 레지스트를 선택적으로 노출시킴으로써 선택적인 도금이 성취될 수 있다. 레지스트 층에 마스크 패턴을 복사하기 위해 패터닝된 마스크를 통해 적절한 파장의 방사를 비춤으로써 레지스트 층은 공지된 방법으로 노출될 수 있다.
그후, 결과적인 패터닝된 레지스트는 도금 마스크로서 사용되고, 영역들(22, 24, 26)은, 패터닝된 레지스트에 의해 커버되지 않은 시트(20) 상의 이들 영역 상에 선택적으로 도금된다. 도금은 전해 도금, 비전해 도금, 또는 적절한 도금으로 이루어질 수 있다. 양호한 실시예에서, 도금된 영역들은 니켈과 팔라듐, 니켈과 금, 또는 니켈과 은의 순차적인 층으로 도금된다. 또한 다른 도금 금속 시스템들도 사용될 수 있다. 양호한 금속 시스템 모두는, 도전성 시트(20)에 좋은 부착(adherence) 특성, 반도체 다이를 다이 부착 영역(22) 각각에 부착하는데 후속으로 사용되는 물질과의 호환성(compatibility) 및, 후속의 프로세싱 단계에서 에칭 마스크로서 역할을 하기 위한 장치 다이 접촉부들(24)과 장치 리드 접촉부들(26) 상의 도금된 물질의 능력을 갖는다. 또한, 도금된 영역들(24 및 26)에서 사용되는 물질은, 장치의 의도된 사용 동안 장치를 회로판에 부착하는데 사용되는 땜납 또는 다른 물질과 호환되는 것이 바람직하다.
본 발명의 양호한 실시예에 따라, 공정은 시트(20)의 제 2 표면(27) 상에 포토-현상 가능 레지스트 층(30)을 도포하고, 도전 시트(20)의 제 1 표면(23) 상에 포토-현상 가능 레지스트 층(32)을 도포하면서 계속된다. 포토-현상 가능 레지스트 층(32)은 도 3에 도시된 바와 같이 포토리소그라피적으로 패터닝된다. 개구에는 장치 리드 접촉부(26)와 정렬하여 레지스트 층(32)이 제공된다. 그러면 패터닝된 레지스트 층(32)과 패터닝되지 않은 레지스트 층(30)은 도금 마스크들로서 사용된다. 몰드 락들(mold locks)(34)은, 패터닝된 레지스트 층(32)에 제공된 개구들을 통하여 도금함으로써 형성된다. 몰드 락들(34)은 먼저 구리로 도금하고 그후 니켈과 팔라듐의 후속 층들로 도금함으로써 형성되는 것이 바람직하다. 다른 캡 층들은 니켈과 금, 니켈과 은 등의 후속 층들과 같이 구리 상에 도금될 수 있다. 후속 층들은 구리에 대한 좋은 부착력을 제공하고 후속 프로세싱 단계에서 쉽게 본딩될 수 있는 외부 표면을 제공하도록 선택된다. 양호한 실시예에서, 몰드 락들은, 다이 부착 영역들(22) 상에 후속으로 장착될 반도체 장치 다이의 두께와 동일한 두께로 도금된다. 도금이 이러한 두께로 진행됨에 따라, 도금된 물질의 부분은 "버섯(mushroom)" 처럼 되기 쉽고 패터닝된 레지스트 층(32)의 에지 상에 확장되기 쉽다. 몰드 락들의 도금 동안, 패터닝되지 않은 레지스트 층(30)은 도전 시트(20)의 하부를 보호하고 이 표면 상의 도금을 방지한다.
도 4는, 레지스트 층들(30 및 32)의 제거 후의 장치 제조 공정을 도시한다. 도금 동안 몰드 락의 버섯화(mushrooming)는 몰드 락들(34)이 표면(23)의 도전 시트(20)를 연결하는 바닥에서 보다 상부에서 넓게 한다.
도 5에 도시된 바와 같이, 본 발명에 따른 제조 공정은, 복수의 다이 부착 영역들(22) 각각에 반도체 장치 다이(40)의 부착으로 계속된다. 반도체 장치 다이(40)는, 장치 응용 및 의도된 열 및 요구된 전기적 특성에 의존하여 땜납, 도전 에폭시 수지 등에 의해 부착될 수 있다. 다이 부착 영역(22)을 형성하는데 사용된 물질은 선택된 다이 부착 방법과 호환될 수 있도록 선택된다. 반도체 장치 다이를 복수의 다이 부착 영역들에 부착한 후, 전기적 상호 연결부들(42)은 반도체 장치 다이의 표면 상의 전극들(도시되지 않음)과 몰드 락(34)의 상부들 사이에 확장하여 형성된다. 따라서, 몰드 락들(34)은 아래에 설명되는 것과 같이 몰드 락들 및 상호 연결 본딩 영역으로서 역할을 한다. 상호 연결부들(42)은 와이어 본딩, TAB, 또는 반도체 산업에 사용되는 다른 종래의 상호 연결 기술들에 의해 형성될 수 있다. 몰드 락들(34)의 상부 표면 상에 도금된 물질은 선택된 상호 연결 본딩 기술을 용이하게 하도록 선택된다. 선택된 특정 기술과 무관하게, 시트(20)의 평면 상에 확장하고 반도체 장치 다이(40)의 상부 평면에 양호하게 인접한 몰드 락의 상부를 가짐으로써 상호 연결 본딩이 용이하게 된다.
다이 부착 영역(22)에 반도체 장치 다이(40)의 부착과 전기적 상호 연결부(42)의 부착 다음에, 장치는 보호 수지(resin) 하우징에 캡슐화될 준비가 된다. 본 발명의 양호한 실시예에 따라, 모든 반도체 장치 다이 및 이들 각각의 상호 연결부들 및 몰드 락들은 도 6에 도시된 바와 같이 단일, 일체로 몰드된 수지 하우징(50)에 캡슐화된다. 복수의 반도체 장치 다이는, 도전 시트(20)와 부착된 다이를 수지 몰드에 배치하고 이 몰드를 닫고, 복수의 다이 상에 일체의 하우징을 형성하기 위해 수지 캡슐제(encapsulant)를 몰드 공동(mold cavity)에 주입하여 일체로 몰드된 수지 하우징에 캡슐화될 수 있다. 몰드 공동은, 시트 상에 장착된 장치 다이의 타입에 무관하게 미리 결정된 사이즈의 시트(20)를 수용하도록 크기가 정해진다. 이러한 일체로 몰드된 수지 하우징을 형성하고 공정의 시작 포인트로서 시트(20)에 대한 표준화된 사이즈를 사용함으로써, 동일한 몰드가 다양한 다른 장치 타입, 장치 형태, 및 장치 사이즈를 수용하는데 사용될 수 있다. 또한, 개별적인 수지 하우징을 각각의 반도체 장치 다이 및 이와 관련된 상호 연결부들에 제공하는 주문 제작된 몰드가 사용될 수 있다. 또한, 본 발명의 다른 실시예에 따라, 각각의 반도체 장치 다이는 글로브 탑 캡슐화(glob top encapsulation)에 의해 수지 하우징에 캡슐화될 수 있다.
본 발명의 양호한 실시예에 따라, 도전 시트(20)는, 에칭 마스크로서 장치 리드 접촉부들(26)과 장치 다이 접촉부들(24) 상의 도금된 에칭 저항 물질을 사용하여 선택적으로 에칭될 수 있다. 또한, 일체로 몰드된 수지 하우징(50)은 에칭 마스크로서 작용하며, 에칭 공정 동안 반도체 장치 다이 및 이들의 관련된 상호 연결부들을 보호한다. 도전 시트(20)의 두께를 완전히 에칭함으로써, 복수의 절연된 장치 다이 접촉부들(60) 및 복수의 절연된 장치 리드 접촉부들(62)이 도 7에 도시된 바와 같이 형성된다. 몰드 락들(34)의 확대된 "버섯" 상부는, 개별적인 장치 리드 접촉부들이 몰드된 수지 하우징 내에 안전하게 수용되도록 보장할 수 있도록 돕는다.
절연된 장치 다이 접촉부들(60)을 접촉시킴으로써 반도체 장치 다이(40)의 후면에 대한 전기적 접촉부가 만들어질 수 있다. 절연된 장치 리드 접촉부들(62)을 접촉시킴으로써 반도체 장치 다이(40) 상의 장치 단자들 각각에 대한 전기적 접촉부가 만들어질 수 있다. 이제 오리지널 도전 시트(20) 상에 장착된 반도체 장치 다이 모두는, 접촉부(60, 62)를 탐침함으로써 전기적으로 테스트될 수 있다. 개별적인 장치들이 일체로 몰드된 수지 하우징(50)에 의해 수용되어 있으므로, 복수의 다이의 테스트는 쉽게 자동화될 수 있으며, 불합격 다이는 표기되거나 그렇지 않으면 나중에 버리기 위해 표시될 수 있다.
개별적인 접촉부들(60,62)을 절연하기 위한 도전 시트(20)의 에칭과 반도체 장치 다이의 선택적인 전기적 테스트 다음에, 수지 하우징과 여기에 캡슐화된 반도체 장치 다이는, 임의의 종래 분리 기술을 사용하여 개별적 장치들로 분리될 수 있다. 양호한 실시예에서, 도 8에 도시된 바와 같이, 복수의 분리된 최종 반도체 장치(70)를 생성하기 위해 합성 수지 하우징은 개별적인 반도체 장치 다이 및 이들과 관련된 상호 연결부를 개별화하도록 절단된다.
본 발명에 따라, 장치(70)를 제조하기 위한 공정은 다수의 장점들을 갖는다. 장치 다이 접촉부(60)와 인접하게 이격된 장치 리드 접촉부(62)를 갖는 장치(70)는 작은 사이즈이다. 단일 캡슐화 몰드는 매우 다양한 장치 구성들 및 사이즈에서 사용될 수 있으며, 즉, 커스텀 캡슐화 몰드는 각각의 장치 타입에 대해 요구되지 않는다. 또한, 커스텀 리드프레임 및 커스텀 리드프레임과 연관된 툴은 각각의 다른 장치 구성 및 사이즈에 대해 필요로 되지 않는다. 오히려, 장치 리드 접촉부들, 장치 다이 접촉부들, 및, 몰드 락들은 3개의 포토리소그라피 마스크들만큼 적게 사용하여 생성될 수 있다. 리드프레임을 생성하기 위한 포토리소그라피 마스크들의 사용(종래의 스탬프 장비와 반대되는)은 각각의 다른 장치 패키지에 대해 빠른 소요 시간으로 성취될 수 있다는 점에서 더욱 유리하다. 장치(70)는 반도체 장치 다이(40)의 발열기를 제공하는데, 장치 다이 접촉부들(60)이 운영 장비로부터 열을 방출하기 편리하게 하기 위해 회로 보드 또는 다른 장비에 부착되거나 납땜될 수 있기 때문이다.
도 9 내지 도 11은 본 발명의 다양한 실시예들을 개략적으로 도시하는 단면도이다. 이제 도 9를 참고로, 몰드된 수지 하우징(82)이, 단일 일체의 수지 하우징의 복수의 인접한 장치들을 따라 몰드되는 대신에 반도체 장치에 대해 개별적으로 구성된다는 점을 제외하고 장치(80)는 일반적으로 장치(70)와 유사하다. 즉, 수지 하우징(82)은, 반도체 장치들 각각에 대하여 개별적 다이 공동들을 갖는 수지 몰드를 사용함으로써 형성된다. 개별적인 장치들(70 및 80) 각각에서, 장치 다이 접촉부(60)는 반도체 장치 다이(40)와 거의 적합하게 동일한 사이즈이다.
도 10에 도시된 반도체 장치(84)는 반도체 장치(70)와 유사하고, 장치(84)가 반도체 장치 다이(40)보다 큰 확장된 장치 다이 접촉부(86)를 갖는 점을 제외하고 유사한 방법으로 제조된다. 장치 다이 접촉부(86)의 사이즈는 도금된 다이 접촉 영역 금속화의 사이즈에 의해 결정된다. 확장된 장치 다이 접촉부는 향상된 열 방산을 제공한다. 또한, 확장된 장치 다이 접촉부(84)에는 부가적인 몰드 락들(88)이 제공된다. 부가적인 몰드 락들은 몰드된 수지(90) 내의 확장된 장치 다이 접촉부를 안전하게 하도록 돕고, 또한 다운 본딩(92)을 편리한 본딩 영역에 제공한다. 다운 본딩은, 예를 들어, 장치 다이의 바닥 표면에 그라운드 접촉부에 부가하여 장치 다이(40)의 상부에 그라운드 접촉부를 제공하는데 사용될 수 있다. 부가적인 몰드 락들은 몰드 락들(34)을 도금하는데 사용되는 레지스트 마스크에 부가적인 개구들을 제공함으로써 형성된다.
도 11에 도시된 반도체 장치(94)는 장치들(70, 80, 및 84)을 제조하기 위해 사용된 공정과 유사한 공정에 의해 제조될 수 있다. 부가적으로, 장치(94)는 동일한 몰드된 수지 하우징(100) 내에 다중 반도체 장치 다이(96, 98)를 수용한다.
도 12 내지 도 17은 본 발명의 다른 실시예에 따른 공정 단계를 도시하는 단면도이다. 본 발명의 이 실시예는, 큰 반도체 장치 다이를 포함하고 상당한 양의 열 에너지를 방산을 요구하는 전원 장치들의 제조에 특히 유리하다. 위의 실시예에 설명된 바와 유사한 공정 단계는 상세히 설명되지 않을 것이다.
도 12에 도시된 바와 같이, 공정은 도전 시트(120)로 시작되고, 도전 시트는 양호한 실시예에서, 구리의 상부 층(124)과 구리의 하부 층(126) 사이에 끼워진 몰리브덴의 층(122)을 포함한다. 다른 금속들은 도전 시트(120)를 구성하기 위해 샌드위치 구조에 사용될 수 있지만, 구리 및 몰리브덴은 높은 열 방산에 도움이 되기 때문에 유리한 것으로 나타났다. 도전 시트(120)를 구성하는 금속을 선택하기 위한 한 기준은, 중앙 금속(122)이 상기 층들(124 및 126)을 에칭하는데 사용된 에천트(etchant)에 저항력이 있어야 한다.
도 13에 도시된 바와 같이, 도전 시트(120)의 두 표면을 니켈과 팔라듐의 다음 층과 같은 금속 층으로 선택적으로 도금함으로써 공정은 계속된다. 니켈과 팔라듐의 선택적인 도금은 다이 부착 영역들(130), 몰드 락 영역들(132), 다이 접촉 영역들(134), 및 리드 접촉 영역들(136)을 정의한다. 다이 부착 영역들(130)은 다이 접촉 영역(134)과 정렬되는 것이 바람직하고, 몰드 락 영역(132)은 리드 접촉 영역(136)과 정렬되는 것이 바람직하다.
도전 시트(120) 상에 금속 층들의 도금 다음에, 상부 층(124)은, 에칭 마스크로써 몰드 락 영역(132)과 다이 접촉 영역(130) 상의 도금된 금속 층을 사용하여 에칭된다. 또한, 물론 도전 시트(120)의 뒷 표면은, 이 에칭 단계 동안 확장에 보호되어야 하고 층(126)의 에칭을 피하는 것이 요구된다. 층(124)의 에칭은, 몰리브덴 층(122)의 일부분들이 노출될 때까지 계속된다. 이 깊이까지 에칭함으로써, 절연된 다이 접촉 영역들(138)과 몰드 락 영역들(140)이 정의된다. 구리 층(124)의 에칭이 진행함에 따라, 에천트는, 언더컷 영역들(142)을 형성하여, 도금된 마스킹 층(131 및 132)의 아래를 자른다. 이들 언더컷 영역은, 몰드된 수지 바디가 후속으로 다음 공정 단계에서 형성될 때, 다이 본딩 영역들(138)과 몰드 락 영역들(140)이 몰드 락들로서 작용하도록 할 것이다.
도 15에 도시된 바와 같이, 반도체 장치 다이(144)는 각각의 다이 부착 영역(138)에 부착된다. 반도체 장치 다이(144)의 상부 표면 상의 단자로부터 연관된 몰드 락 영역들(140)로 확장하는 전기적 상호 연결부(146)가 형성된다. 상호 연결부들(146)은 앞서 설명한 바와 같이 형성될 수 있다.
도 16에 도시된 바와 같이, 본 발명의 양호한 실시예에 따라, 일체로 몰드된 수지 하우징은 복수의 반도체 장치 다이(144)와 그들과 관련된 상호 연결부들 상에 형성된다. 몰딩 동작 동안 언더컷 영역들(142)은, 다이 부착 영역들(138)과 몰드 락 영역들(140)이 수지 하우징에 확실히 잠기는 것을 보장하기 위한 역할을 한다.
도 17에 도시된 바와 같이, 개별적이고 절연된 다이 접촉 영역과 리드 접촉 영역들은, 에칭 마스크로서 에칭 저항 도금된 영역들(134 및 136)을 사용하여 구리 층(126)의 두께를 에칭함으로써 형성된다. 에칭은, 다양한 장치 접촉 영역의 전기적 절연을 완성하기 위해 몰리브덴 층(122)의 두께를 통해 계속된다. 이 형식에서, 복수의 반도체 장치들은 필요하다면 전기적으로 테스트될 수 있다. 그러면, 복수의 개별적 반도체 장치들을 형성하기 위해 일체의 플라스틱 하우징(148)을 절단함으로써 이미 설명된 바와 같이 장치 제조가 완성될 수 있다.
이러한 방법으로 제조된 반도체 장치들은, 반도체 장치 다이가 장착되는 커스텀 리드프레임을 설계하고 제조할 필요없이 생성될 수 있다. 단지 두 커스텀 포토리소그라피 마스크들이 요구되어, 주문 제작된 장치 제조가 짧은 소요시간으로 성취될 수 있다. 결과적인 장치는 사이즈가 소형일 수 있으며, 높은 패킹 밀도와 리드 인덕턴스 감소에 대해 유리하고, 장치 동작 동안 발생된 열을 방산하기 위한 좋은 발열기를 제공한다. 각각의 반도체 장치 다이(144)는, 열 방산을 돕는 두꺼운 구리/몰리브덴/구리 발열기에 배치 및 본딩된다.
본 발명에 따라, 위에서 설명한 요구를 완전히 만족시키는 반도체 장치를 제조하기 위한 공정이 제공된다는 것은 명백하다. 비록 본 발명에 따른 공정이 특정 실시예를 참고로 도시되고 설명되었지만, 본 발명은 이러한 실시예에 제한되지 않는다. 당업자는 다양한 변경과 변화가 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 알 수 있을 것이다. 예를 들어, 다른 금속이 도전 시트를 위해 사용될 수 있을 뿐만 아니라 이 시트 상에 도금된 물질에서 사용될 수 있다. 또한, 다른 두께, 형태, 및 외형은 특정 장치 타입을 구현하기 위해 사용될 수 있다. 따라서, 첨부된 청구 범위에 부합하는 모든 이러한 변경 및 변화를 본 발명의 범위 내로 포함하고자 한다.
본 발명은 작고, 독특한 리드프레임을 요구하지 않고, 좋은 열 방산을 제공하고, 낮은 리드 인덕턴스를 갖고, 값싸고, 새로운 디자인을 수용하기 위해 짧은 소요 시간으로도 가능한 패키징된 장치를 제조할 수 있다.

Claims (5)

  1. 반도체 장치(70)를 제조하기 위한 공정으로서,
    제 1 표면(27), 제 2 표면(23) 및 두께(21)를 갖는 도전 물질의 시트(sheet)(20)를 제공하는 단계,
    에칭 저항 물질(24, 26)을 상기 시트(20)의 상기 제 1 표면(27)에 선택적으로 도포하는 단계,
    상기 시트(20)의 상기 제 2 표면(23)으로부터 위로 확장(extending)하는 몰드 락(mold lock)(34)을 형성하는 단계,
    반도체 다이를 상기 시트(20)의 상기 제 2 표면(23)에 부착하는 단계,
    상기 반도체 다이(40)에서 상기 몰드 락(34)으로 전기적 연결부(42)를 형성하는 단계,
    상기 몰드 락(34), 반도체 다이(40) 및 전기적 연결부(42)를 캡슐화하기 위해 상기 시트(20)의 상기 제 2 표면(23) 위에 놓이는 캡슐화 수지(encapsulating resin)(50)를 제공하는 단계, 및
    에칭 마스크로서 상기 에칭 저항 물질(24, 26)을 사용하여 상기 제 1 표면(27)으로부터 상기 시트(20)의 두께(21)를 선택적으로 에칭하는 단계를 포함하는, 반도체 장치 제조 공정.
  2. 제 1 항에 있어서,
    상기 몰드 락(34)을 형성하는 단계는,
    패터닝된 도금 마스크(32)를 상기 도전 물질의 시트(20)의 상기 제 2 표면(23) 상에 형성하는 단계,
    상기 패터닝된 도금 마스크(32) 내의 개구들을 통해 노출된 상기 도전 물질의 시트(20)의 일부분들을 구리로 도금하는 단계, 및
    상기 패터닝된 도금 마스크(32)를 제거하는 단계를 포함하는, 반도체 장치 제조 공정.
  3. 복수의 반도체 장치들(70)을 제조하기 위한 공정으로서,
    제 1 측면(23) 및 제 2 측면(27)을 갖는 제 1 도전 물질의 시트(20)를 제공하는 단계,
    복수의 다이 부착 영역들(22)을 형성하기 위해 상기 시트(20)의 상기 제 1 측면(23)을 제 2 도전 물질로 선택적으로 도금하는 단계,
    복수의 장치 리드 접촉부들(26) 및 복수의 장치 다이 접촉부들(24)을 정의하기 위해 상기 시트의 상기 제 2 측면(27)을 제 3 에칭 저항 도전 물질로 선택적으로 도금하는 단계로서, 상기 장치 다이 접촉부들(24)은 상기 다이 부착 영역(22)과 정렬되어 정의되는, 상기 도금 단계,
    상기 복수의 장치 리드 접촉부들(26)과 정렬하여 복수의 몰드 락들(34)을 형성하기 위해 상기 시트(20)의 상기 제 1 측면(23)을 제 4 도전 물질로 선택적으로 도금하는 단계,
    반도체 다이(40)를 상기 복수의 다이 부착 영역들(22) 각각에 부착하는 단계,
    상기 반도체 다이(40) 각각으로부터 상기 몰드 락들(34) 중 연관된 하나로 확장하는 전기적 상호 연결부(42)를 형성하는 단계,
    상기 반도체 다이와 상기 전기적 상호 연결부들 모두를 일체로 몰드된 수지 하우징(50) 내에 캡슐화하는 단계,
    절연된 복수의 장치 리드 접촉부들(62)과 복수의 장치 다이 접촉부들(60)을 형성하기 위해, 에칭 마스크로서 상기 제 3 에칭 저항 도전 물질(24, 26)을 사용하여 상기 제 2 측면(27)으로부터 상기 시트(20)를 선택적으로 에칭하는 단계, 및
    상기 복수의 반도체 다이(40)를 복수의 개별적인 장치 구조들(70)로 분리하기 위해 일체로 몰드된 수지 하우징(50)을 절단하는 단계를 포함하는, 복수의 반도체 장치들 제조 공정.
  4. 복수의 반도체 장치들을 제조하기 위한 공정으로서,
    희생 물질의 도전 시트(20)를 제공하는 단계,
    복수의 상호 연결 본딩 영역들(34)과 복수의 다이 부착 영역들(22)을 상기 도전 시트(20)의 제 1 표면(23) 상에 정의하는 단계,
    복수의 반도체 장치 다이(40)를 상기 다이 부착 영역들(22)에 부착하고, 상기 반도체 장치 다이(40) 각각과 상기 상호 연결 본딩 영역들(34) 중 연관된 하나 사이에 상호 연결부(42)를 제공하는 단계,
    상기 복수의 반도체 장치 다이를 일체의 수지 하우징(50) 내에 캡슐화하는 단계,
    상기 도전 시트의 제 1 부분을 제거하고, 상기 다이 부착 영역들(22)과 상기 상호 연결 본딩 영역들(34)에 결합된 상기 도전 시트(20)의 제 2 부분(60, 62)을 남기도록 상기 도전 시트를 선택적으로 에칭하는 단계, 및
    상기 반도체 장치 다이를 개별화하기 위해 상기 일체의 수지 하우징을 절단하는 단계를 포함하는, 복수의 반도체 장치들 제조 공정.
  5. 복수의 반도체 장치들을 제조하기 위한 공정으로서,
    제 1 표면(23) 및 제 2 표면(27)을 갖고 구리를 포함하는 시트(20)를 제공하는 단계,
    복수의 다이 부착 영역들(22)을 형성하기 위해 상기 시트(20)의 상기 제 1 표면(23)을 선택적으로 도금하는 단계,
    복수의 다이 접촉 영역(24) 및 복수의 본딩 접촉 영역(26)을 정의하기 위해 상기 시트의 상기 제 2 표면(27)을 도전성 에칭 저항 물질로 선택적으로 도금하는 단계로서, 상기 다이 접촉 영역들(24)은 상기 다이 부착 영역(22)과 정렬되는, 상기 도금 단계,
    복수의 몰드 락들(34)을 형성하기 위해 상기 시트의 상기 제 1 표면(23)을 구리로 선택적으로 도금하는 단계로서, 상기 몰드 락들(34) 각각은 상기 복수의 본딩 접촉 영역(26) 중 각자의 본드 접촉 영역에 정렬되고, 본딩 표면을 갖는, 상기 도금 단계,
    반도체 다이(40)를 상기 복수의 다이 부착 영역들(22) 각각에 부착하는 단계,
    상기 반도체 다이(40) 각각과 상기 본딩 표면(34) 중 연관된 하나 사이에 전기적 상호 연결부(42)를 제공하는 단계,
    모든 상기 반도체 다이(40)를 캡슐화하는 일체의 수지 하우징(50)을 형성하는 단계,
    복수의 전기적으로 절연된 다이 접촉 영역(60)과 복수의 본딩 접촉 영역들(62)로 상기 시트를 분리하기 위해, 에칭 마스크로서 에칭 저항 도전 물질(24, 26)을 사용하여 상기 시트의 상기 제 2 표면(27)을 에칭하는 단계, 및
    상기 반도체 다이를 복수의 반도체 장치들(70)로 개별화하기 위해 상기 일체의 수지 하우징을 절단하는 단계를 포함하는, 복수의 반도체 장치들 제조 공정.
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