WO2006009030A1 - 半導体装置及び半導体装置製造用基板並びにそれらの製造方法 - Google Patents

半導体装置及び半導体装置製造用基板並びにそれらの製造方法 Download PDF

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conductive part
adhesive layer
layer
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Chikao Ikenaga
Kentarou Seki
Kazuhito Hosokawa
Takuji Okeyui
Keisuke Yoshikawa
Kazuhiro Ikemura
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Dai Nippon Printing Co., Ltd.
Nitto Denko Corporation
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    • H01L2924/20—Parameters
    • H01L2924/207—Diameter ranges
    • H01L2924/20752—Diameter ranges larger or equal to 20 microns less than 30 microns

Definitions

  • the present invention belongs to the technical field of surface-mount semiconductor devices, and more specifically to the technical field of surface-mount semiconductor devices having a leadless structure.
  • a semiconductor device uses a metal lead frame as one of its constituent members.
  • it is required to reduce the lead pitch in the lead frame. .
  • the width of the lead itself is reduced in accordance with this, the strength of the lead is lowered and a short circuit phenomenon due to bending of the lead occurs. Therefore, the package has to be enlarged to ensure the lead pitch.
  • a semiconductor device using a lead frame has a large package size and a large thickness. For this reason, surface mount type semiconductor devices with a so-called leadless structure that are not affected by the lead frame have been proposed.
  • Patent Document 1 Japanese Patent Laid-Open No. 9-252014
  • Patent Document 2 JP 2001-210743 A
  • FIGS. 11A and 11B show a semiconductor device described in Patent Document 1.
  • FIG. In this method of manufacturing a semiconductor device, first, a metal foil is attached to the base material 101, the metal foil is etched so as to leave the metal foil in a predetermined portion, and then the size equivalent to that of the semiconductor element 102 is obtained.
  • the semiconductor element 102 is fixed on the metal foil 1 03a (die pad) using the adhesive 104, and the semiconductor element 102 and the metal foil 103b are electrically connected by the wire 105, and the mold is used. Transfer mold with sealing resin 106 (Fig. 11 (a)).
  • the molded sealing resin 106 is separated from the substrate 101 to complete the semiconductor element as a package (FIG. Ll (b)).
  • the metal foil 103b which is a terminal, has no measures for improving the bonding strength with the sealing resin 106.
  • the metal foil 103b is miniaturized as the miniaturization progresses, it becomes easy to peel off.
  • the metal foil 103b is peeled off, the wire 105 is disconnected. Measures to improve the bonding strength between 3b and rosin were an issue.
  • the base material and the metal foil are sufficiently adhered in the metal foil etching step and the sealing resin molding step. After the process, it is required that the substrate and the sealing resin, and the substrate and the metal foil can be easily separated.
  • the base material and the metal foil are required to have contradictory properties in adhesion properties. In other words, durability against chemicals used for etching. Durability so that semiconductor elements do not shift under high temperature in the molding process and pressure applied when the sealing resin flows in the mold.
  • the base material and the sealing resin, and the base material and the metal foil can be easily separated after molding.
  • Teflon (registered trademark) material, silicone material, Teflon (registered trademark) coated metal, etc. exemplified as the base material cannot satisfy such adhesion characteristics.
  • FIGS. 12A and 12B show the semiconductor device described in Patent Document 2.
  • FIG. This semiconductor device is manufactured by the following method. First, a metal plate 201 in which a grid-like concave groove 201a is formed on a metal plate to be a base material is obtained. Next, the semiconductor element 202 is fixed to the metal plate 201 with an adhesive 203, and then wire bonding is performed at a place necessary for design to form a wire 204, which is then transfer-molded with a sealing resin 205 (FIG. 12 (a )). Next, the metal plate 201 and the adhesive 203 are polished, and further, the metal plate 201 is cut together with the sealing resin 205 to a size in accordance with the design to obtain a semiconductor device (FIG. 12B).
  • the obtained semiconductor device does not take measures to improve the bonding strength between the metal plate 201 as a terminal and the sealing resin 205, and as in the case of Patent Document 1,
  • the metal plate 201 needs to be miniaturized in order to increase the number of pins and the size of the device, and when the metal plate 201 is miniaturized, the sealing grease force is easily peeled off. It is necessary to improve the bonding strength of the semiconductor device, and there remains a problem with respect to the demand for semiconductor devices that are small in size and highly reliable.
  • the present invention has been made in view of such problems, and an object of the present invention is to provide a highly reliable multi-pin semiconductor device having a small leadless structure. Specifically, it is to provide a surface-mounting type semiconductor device excellent in bonding strength between a sealing resin and a conductive part, and also to provide a substrate for manufacturing a semiconductor device and a manufacturing method thereof. Still another object is to provide a semiconductor device having a leadless structure capable of being thinned, a substrate for manufacturing a semiconductor device, and a method for manufacturing the same.
  • the present invention relates to a semiconductor element having an electrode, a plurality of conductive parts arranged around the semiconductor element, a wire connecting the electrode of the semiconductor element and the conductive part, the semiconductor element, the conductive part and A conductive resin having a metal foil made of copper or a copper alloy, and at least a conductive part adhesive layer provided on the upper side of the metal foil.
  • the part plating layer forms a protruding portion that protrudes outward from the metal foil force
  • the conductive part is a semiconductor device characterized in that its back surface is exposed to the outside of the sealing resin.
  • the present invention is characterized in that the conductive part has a conductive part adhesive layer under the metal foil, and the lower conductive part adhesive layer protrudes outward from the sealing resin.
  • This is a semiconductor device.
  • the present invention is a semiconductor device characterized in that the side surface of the metal foil of the conductive portion is roughened and roughened.
  • the present invention relates to an adhesive sheet having a base material layer and an adhesive layer provided on the base material layer.
  • a plurality of conductive parts provided on the adhesive layer of the adhesive sheet the conductive part having a metal foil made of copper or copper alloy and at least a conductive part plating layer provided on the upper side of the metal foil.
  • the conductive part plating layer on the upper side of the conductive part forms a metal foil force and an overhanging part projecting outward.
  • the present invention is characterized in that the conductive part has a conductive part adhesive layer on the lower side of the metal foil, and the lower conductive part adhesive layer is embedded in the adhesive layer! It is a substrate for manufacturing semiconductor devices
  • the present invention is characterized in that the side surface of the metal foil of the conductive portion is roughened and roughened. It is a board
  • the present invention is the substrate for manufacturing a semiconductor device, wherein the base material layer is made of a metal material.
  • the present invention is the substrate for manufacturing a semiconductor device, characterized in that the thickness of the metal foil made of copper or a copper alloy of the conductive portion is 0.01 to 0.1 mm.
  • the present invention provides a multilayer structure in which the conductive part plating layer of the conductive part has a nickel plating layer as a copper diffusion noria layer and a single-layer or multilayer noble metal plating layer provided on the nickel plating layer A substrate for manufacturing a semiconductor device, wherein the noble metal used for the noble metal plating layer is at least one of Au, Ag, and Pd.
  • the present invention is characterized in that the elastic modulus at 200 ° C of the base material layer of the adhesive sheet is 1. OGPa or more, and the elastic modulus at 200 ° C of the adhesive layer is 0. IMPa or more.
  • This is a substrate for manufacturing a semiconductor device.
  • the elastic modulus before curing at 100 to 150 ° C. of the adhesive constituting the adhesive layer of the adhesive sheet is 0. IMPa or less, and the elastic modulus after curing at 200 ° C. is 0. IMPa or higher is preferable.
  • the type of the adhesive is not particularly limited, but a thermosetting adhesive can be preferably used.
  • the composition of the thermosetting adhesive is not particularly limited.
  • an epoxy resin, an epoxy curing agent, an elastic material containing an elastic body, and the like can be preferably used.
  • the present invention is a substrate for manufacturing a semiconductor device, wherein the adhesive strength of the adhesive layer of the adhesive sheet to the test metal foil is 0.1 to 15 NZ20 mm.
  • the substrate for a semiconductor device includes a plurality of blocks having a semiconductor element fixing region and arranged in a grid shape, and each block is partitioned by a cutting region, and the conductive portion is in the cutting region.
  • the present invention provides a step of preparing a metal foil made of copper or a copper alloy as a material for the conductive portion, and forms a partial adhesive layer by applying partial adhesion to the portion corresponding to the conductive portion of the metal foil. And a metal foil having a partially adhesive layer formed thereon is bonded to an adhesive sheet having a base material layer and an adhesive layer. A step of applying pressure to the adhesive layer side of the adhesive, a step of forming a conductive part by etching a metal foil using a partial adhesive layer as a resist, and a step of processing the adhesive sheet to determine the outer shape.
  • a method for manufacturing a substrate for manufacturing a semiconductor device is provided.
  • the present invention provides a method for manufacturing a semiconductor device, characterized in that, in the step of forming a conductive portion by etching a metal foil using a partial adhesive layer as a resist, the side surface of the metal foil of the conductive portion is roughened by etching.
  • a method for manufacturing a substrate in the step of forming a conductive portion by etching a metal foil using a partial adhesive layer as a resist, the side surface of the metal foil of the conductive portion is roughened by etching.
  • the present invention comprises an adhesive sheet having a base material layer, an adhesive layer provided on the base material layer, and a plurality of conductive portions provided on the adhesive layer of the adhesive sheet,
  • the conductive part has a metal foil made of copper or copper alloy and at least a conductive part adhesive layer provided on the upper side of the metal foil, and the conductive part adhesive layer on the upper side of the conductive part stretches outward in the metal foil force.
  • a step of preparing a semiconductor device manufacturing substrate for forming an overhanging portion to be projected, a semiconductor element having an electrode fixed to an adhesive layer of the semiconductor device manufacturing substrate, and a conductor and the electrode of the semiconductor element are connected by a wire
  • the step of electrically connecting, the step of sealing the semiconductor element, the wire, and the conductive portion with a sealing resin, the step of separating the adhesive sheet from the sealing resin, and the sealing resin Manufacturing a semiconductor device characterized by comprising: It is the law.
  • the semiconductor device and the manufacturing method thereof of the present invention excellent reliability can be achieved even if the conductive portion, which is a connection portion with the outside, has a very high bonding strength between the sealing resin and the conductive portion is miniaturized.
  • a semiconductor device can be obtained.
  • the padding layer applied to the lower surface of the conductive portion of the semiconductor device of the present invention is sealed with a resin so as to protrude by the back surface force plating thickness of the semiconductor device. The mounting reliability can be improved when mounting on the board.
  • the semiconductor device of the present invention has a leadless structure that does not use a lead frame, it is possible to reduce the pitch by narrowing the conductive portion, omitting the conventional dip pad, and reducing the bottom surface of the semiconductor element. However, it is possible to realize a thinned semiconductor device that is exposed on the back surface of the semiconductor device.
  • the semiconductor element can be fixed without a die pad in the manufacturing process, and the resin can be sealed in a state without any positional displacement.
  • FIG. 1 is a schematic configuration diagram showing an example of a semiconductor device according to the present invention.
  • FIG. 2 is an enlarged view of a conductive portion in the semiconductor device of FIG.
  • FIG. 3 is a schematic configuration diagram showing another example of a semiconductor device according to the present invention.
  • FIG. 4 is a schematic block diagram showing still another example of the semiconductor device according to the present invention.
  • FIG. 5 is an enlarged view of a conductive portion in the semiconductor device of FIG.
  • 6 (a) to 6 (d) are process diagrams showing a method for manufacturing the semiconductor device shown in FIG.
  • FIG. 7 is an explanatory example schematically showing a plan view of an adhesive sheet (substrate) when a conductive portion is formed in the step of FIG.
  • FIGS. 8 (a) to 8 (e) are process charts showing a procedure for producing a substrate.
  • FIGS. 9 (a) and 9 (b) are explanatory views showing how the side surface of the metal foil in the conductive portion is roughened.
  • FIGS. 10 (a) and 10 (b) are top views showing a state in which a conductive portion is formed on an adhesive sheet in a substrate creation step in the method for manufacturing a semiconductor device of the present invention.
  • FIGS. 11 (a) and 11 (b) are explanatory diagrams showing an example of a conventional semiconductor device having a leadless structure.
  • FIGS. 12 (a) and 12 (b) are explanatory views showing another example of a conventional semiconductor device having a leadless structure.
  • the semiconductor device P includes a semiconductor element 10 having an electrode 11, a plurality of conductive portions 20 arranged around the semiconductor element 10, and the electrodes 11 and the conductive portion of the semiconductor element 10. And a wire 30 for electrically connecting 20, and a sealing resin 40 for sealing the semiconductor element 10, the conductive portion 20, and the wire 30.
  • the conductive part 20 has a metal foil 60 having copper or copper alloy force, and a conductive part adhesive layer 20a provided on both upper and lower sides of the metal foil 60, and the conductive part adhesive layer 20a is a metal foil. It becomes the overhanging part that projects outward from 60.
  • the wire 30 is connected to the upper conductive portion plating layer 20 a of the conductive portion 20, and the upper conductive portion plating layer 20 a serves as a functional surface connected to the wire 30.
  • the back surface of the semiconductor element 10 is the back surface Pa of the sealing resin 40 (also serves as the back surface of the semiconductor device).
  • the conductive portion adhesive layer 20a on the lower side of the conductive portion 20 protrudes outward from the back surface Pa of the sealing resin 40 by the thickness.
  • the metal foil 60 of the conductive part 20 has a roughened side surface 60a!
  • the semiconductor device P of FIG. 1 has a structure in which the lower surface of the semiconductor element 10 and the conductive portion adhesive layer 20a below the conductive portion 20 are exposed on the surface of the sealing resin 40,
  • the semiconductor element has a leadless structure without an adhesive layer for fixing.
  • the overhanging portion 20a on the upper side of the conductive portion 20 exerts an anchor effect in the sealing resin 40, and the side surface 60a of the conductive portion 20 is roughened so that the sealing resin 40 is used. Therefore, even if the conductive portion 20 is miniaturized, the bonding strength between the conductive portion 20 and the sealing resin 40 is increased.
  • the overhanging portion 20a provided on the lower surface of the conductive portion 20 is composed of a conductive portion plating layer, and the conductive portion 20 protrudes from the back surface Pa of the semiconductor device P by the thickness of the conductive portion plating layer 20a. Since the resin is sealed in the state, when mounting the semiconductor device P on the printed circuit board, it is possible to prevent the conductive parts (terminals) from floating due to the concave or convex foreign material on the mounting board. Can be improved. Furthermore, there is an effect of preventing the solder cream from being crushed and short-circuited.
  • FIG. 3 is a schematic configuration diagram showing another example of the semiconductor device according to the present invention.
  • the semiconductor device P shown in FIG. 3 has a configuration in which the force conductive portion 20 and the die pad portion 21, which are examples using a die pad as in the past, have protruding portions 20 a and 21 a on the upper and lower sides, respectively.
  • the overhanging portion 20a exhibits an anchor effect in the sealing resin 40, a highly reliable semiconductor device having a high bonding strength with the sealing resin 40 can be configured.
  • the overhanging portion 20a provided on the lower surface of the conductive portion 20 is composed of an adhesive layer, and the conductive portion 20 protrudes from the back surface Pa of the semiconductor device P by the thickness of the conductive portion adhesive layer 20a.
  • the conductive part (terminal) can be prevented from floating due to unevenness or foreign matter on the mounting board when mounting the semiconductor device P on the printed circuit board. Can be increased. Furthermore, there is an effect of preventing the solder cream from being crushed and short-circuited.
  • the protruding portion 20a is provided only on the conductive portion 20 without providing the protruding portion 21a on the back surface side of the die pad portion 21.
  • FIG. 4 is a schematic configuration diagram showing still another example of the semiconductor device according to the present invention.
  • the conductive portion 20 has a protruding portion 20a only on the upper functional surface.
  • the leadless structure is the same as that shown in Fig. 1 except for the above points.
  • the overhanging portion 20a of the conductive portion 20 exerts an anchor effect in the sealing resin 40, and as shown in an enlarged view in FIG.
  • the surface roughness of 60a is so rough that it is in a state of being mixed with the sealing resin 40.
  • the die pad has a thickness of about 100 to 200 ⁇ m, and the semiconductor element fixing adhesive layer has a thickness of about 10 to 50 m. Therefore, when the thickness of the semiconductor element and the thickness of the sealing resin covering the semiconductor element are the same, the die pad and the adhesive layer are not required according to the semiconductor device described above. Can be made thinner.
  • 6 (a) to 6 (d) are process diagrams showing a method of manufacturing the semiconductor device shown in FIG. 1, and the manufacturing procedure will be described below with reference to FIG.
  • an adhesive sheet 50 having a base material layer 51 and an adhesive layer 52 is prepared, and a plurality of parts are partially formed on the adhesive layer 52 in the adhesive sheet 50.
  • the conductive part 20 is formed to produce the substrate B.
  • the conductive portion 20 has a protruding portion 20a on the top and bottom, respectively, and the process of creating the semiconductor device manufacturing substrate B having the conductive portion 20 will be described later.
  • FIG. 7 schematically shows a plan view of the adhesive sheet 50, that is, the substrate when the conductive portion 20 is formed. Force in which a plurality of conductive portions 20 corresponding to the number of electrodes of the semiconductor element 10 are formed on the adhesive sheet 50 The plurality of conductive portions 20 are all electrically independent.
  • the semiconductor element 10 on which the electrode 11 is formed is formed at a predetermined position on the substrate B such that the electrode 11 is formed and the side is the substrate B side. Adhering to the adhesive layer 52. Next, the plurality of conductive portions 20 and the electrodes 11 of the semiconductor element 10 are electrically connected by wires 30. If the chip size is small and the adhesive strength of the semiconductor element 10 to the adhesive sheet 50 is insufficient, the semiconductor element 10 is firmly attached onto the adhesive sheet 50 with a commercially available die attach material such as silver paste or die attach film. It may be fixed. Even in this case, since the die pad is unnecessary, the thickness can be reduced to 100 to 200 / ⁇ ⁇ as compared with the conventional semiconductor device. When the limit of thickness as a semiconductor device is loose, as in the case of the semiconductor device shown in FIG. It is also possible to use a conductor device manufacturing substrate.
  • the semiconductor element 10, the wire 30, and the conductive portion 20 are sealed with a sealing resin 40 to form the semiconductor device P on the adhesive sheet 50.
  • Sealing with the sealing resin 40 is performed using a mold by a normal transfer molding method. After molding, post-curing heating of the sealing resin 40 is performed as necessary. The post-curing heating may be before or after separation of the adhesive sheet 50 described later. Subsequently, as shown in FIG. 6 (d), the adhesive sheet 50 is separated from the sealing resin 40 to obtain the semiconductor device P shown in FIG.
  • FIG. 8 (a)-(e) shows the steps for manufacturing the substrate B for manufacturing a semiconductor device by partially forming the conductive portion 20 on the adhesive layer 52 in the adhesive sheet 50, that is, the above-described substrate creation process. Shown in. This process is described as follows.
  • a metal foil 60 having copper or copper alloy strength is prepared as a material for the conductive portion.
  • a metal foil having a thickness of 0.01 to 0.1 mm is used.
  • dry film resist 61 is applied to both surfaces of metal foil 60, and as shown in FIG. 8 (a), the dry film on both surfaces of metal foil 60 is formed in a pattern opposite to the shape of the conductive portion by a photolithography method. Pattern each resist 61.
  • the nickel plating layer as the copper diffusion barrier layer 63 and the noble metal plating layer 64 are partially formed in the shape of the conductive portion.
  • the dry film resist 61 is removed to form a conductive part adhesive layer (partial adhesive layer) 62.
  • the noble metal used for the noble metal plating layer 64 is at least one of Au, Ag, and Pd.
  • the noble metal plating layer 64 may be a single layer or a multilayer.
  • the metal foil 60 on which the conductive portion adhesive layer 62 including the diffusion barrier layer 63 and the noble metal adhesive layer 64 is formed is used as an adhesive for the adhesive sheet 50.
  • the pressure is not applied to the layer 52 side.
  • the metal foil 60 is etched using the conductive portion adhesive layer 62 as a resist to form the conductive portion 20.
  • the overhanging portion 20a composed of the conductive portion adhesive layer 62 is provided above and below the metal foil 60. Shape.
  • the side surface 60a of the metal foil 60 is subjected to chemical treatment, and the side surface 60a of the metal foil 60 is roughened as shown in FIG. 9 (b).
  • the protruding portions 20a are provided on the upper and lower surfaces of the metal foil 60, and after the side surface 60a of the metal foil 60 is roughened, the external force of the adhesive sheet 50 is measured by a cutting means such as a press carriage. The outline of the adhesive sheet 50 is determined.
  • FIGS. 8 (a) to 8 (e) show the case where a conductive portion of a type having protruding portions on both upper and lower surfaces is formed, but the semiconductor device shown in FIG.
  • the conductive portion 20 having the overhanging portion 20a is formed only on the functional surface of the metal foil (surface on which the wire is bonded and connected) as in P
  • the conductive portion plating layer 62 is formed only on the functional surface of the metal foil 60.
  • the metal foil 60 is attached to the adhesive sheet on the non-plated side, and the metal foil 60 is etched in this attached state.
  • the conductive portion 20 having the overhanging portion 20a only on the functional surface can be formed.
  • the subsequent roughening treatment of the side surface of the conductive portion 20 is performed in the same manner as described with reference to FIGS. 9 (a) and 9 (b).
  • the dry film resist is formed so as to open a portion corresponding to the die pad portion in the step of FIG. Just put out 61.
  • FIG. 10 (a) is an explanatory view schematically showing a plan view of an adhesive sheet 50 including a plurality of semiconductor device manufacturing substrates B.
  • One semiconductor element is fixed to the upper surface of the adhesive sheet 50.
  • the region 71 and the conductive portion formed around it are represented as one block 70, and a large number of blocks 70 are formed in a grid shape.
  • FIG. 10B is an enlarged view of one block 70, and the necessary number of conductive portions 20 are formed around the semiconductor element fixing region 71.
  • the width (W) of the adhesive sheet 50 is 65 mm, and a plurality of blocks 70 are formed on the adhesive sheet 50 through a predetermined process.
  • a substrate wound in a roll is produced.
  • the adhesive sheet 50 having a width of 65 mm obtained in this manner is appropriately cut so as to have the number of blocks necessary for the next semiconductor element mounting step and resin sealing step, and used as a substrate B for manufacturing a semiconductor device.
  • the semiconductor device P is obtained by cutting into pieces with a predetermined size by punching.
  • a cutting region 72 cut into a predetermined dimension by dicer cutting or punching, that is, a cutting line so that the cutting means can force the range. If the conductive part 20 exists in a region having a predetermined width, metal powder is generated along with the cutting, and the metal powder remains attached to the semiconductor device. Short circuit may occur. As a countermeasure against such a problem, it is desirable to arrange the conductive portion 20 so as not to reach the cutting region 72. Further, in the semiconductor device P manufactured using the semiconductor device manufacturing substrate B having such an arrangement, the conductive portions 20 are not exposed on the side surfaces after being singulated, and the terminals (conductive) are not mounted on the printed circuit board. Part) is hidden from the outside, and there is also an effect of preventing unauthorized access to the terminal directly.
  • the conductive part plating layer 62 As a specific example of the conductive part plating layer 62, a palladium plating and plating with a plating thickness of 0 as a noble metal plating layer on a nickel plating with a plating thickness of 5 ⁇ m as the diffusion noria layer 63 is provided.
  • An example is an embodiment in which a metal plating 64 having a thickness of 0.05 ⁇ m is stacked. Needless to say, the present invention is not limited to this, and various combinations and thicknesses can be formed according to the requirements of the semiconductor device P to be manufactured.
  • the total thickness of the conductive portion plating layer 62 is preferably a force determined according to the requirements of the semiconductor device, usually in the range of 0.05 to 50 m.
  • the adhesive sheet 50 used in the method for manufacturing a semiconductor device of the present invention securely fixes the semiconductor element 10 and the conductive portion 20 and separates from the sealing resin 40 until the resin sealing process is completed. In some cases, those that can be easily peeled are preferred.
  • Such an adhesive sheet 50 has the base material layer 51 and the adhesive layer 52 as described above.
  • the thickness of the base material layer 51 is not particularly limited, but is usually about 12 to 200 ⁇ m, preferably 50 to 150 ⁇ m.
  • the thickness of the adhesive layer 52 is not particularly limited, but is usually about 1 to 50 / ⁇ ⁇ , preferably 5 to 20 / ⁇ ⁇ .
  • the base layer 51 has an elastic modulus at 200 ° C of 1. OGPa or higher
  • the adhesive layer 52 has an elastic modulus at 200 ° C of 0. IMPa or higher. It is preferable to use one.
  • a material having such an elastic modulus as the adhesive layer 52, it is possible to apply the pressure applied in the step shown in FIG.
  • the semiconductor device P shown in FIG. 6 (d) is completed, the protruding portion 20a on the lower surface of the conductive portion 20 is in a state called a stand-off in which the surface force of the sealing resin protrudes.
  • a stand-off in which the surface force of the sealing resin protrudes.
  • the temperature is set to a high temperature condition of about 150 to 200 ° C. Therefore, the base material layer 51 and the adhesive layer 52 of the adhesive sheet 50 are required to have heat resistance that can withstand this.
  • the base material layer 51 one having an elastic modulus at 200 ° C. of 1. OGPa or more, preferably 1 OGpa or more is suitably used.
  • the elastic modulus of the base material layer 51 is usually preferably about 1. OGPa to 1000 GPa.
  • the adhesive layer 52 one having an elastic modulus of 0. IMPa or more, preferably 0.5 MPa or more, more preferably IMPa or more is suitably used.
  • the porosity of the adhesive layer 52 is usually preferably about 0.1 to about LOOMPa.
  • the adhesive layer 52 having a strong elastic modulus can be connected more stably because it is difficult to cause softening and flow in a semiconductor element mounting process or the like.
  • the elastic modulus is measured in detail by the method described in the examples.
  • the base material layer 51 of the adhesive sheet 50 may be organic or inorganic, but it is preferable to use a metal foil in consideration of handling at the time of conveyance, warping at the time of molding, and the like.
  • metal foils include SUS foil, Ni foil, A1 foil, copper foil, copper alloy foil, etc., but it is selected from copper and copper alloy because of its availability at low cost and variety of types. Is preferred.
  • the metal foil used as the base material layer 51 preferably has a roughened surface on one side in order to ensure anchorage with the adhesive layer 52.
  • a roughening treatment method either a conventionally known physical roughening method such as sandblasting or a chemical roughening method such as etching or plating can be used.
  • the adhesive forming the adhesive layer 52 of the adhesive sheet 50 is not particularly limited, but it is preferable to use an epoxy resin, an epoxy curing agent, and a thermosetting adhesive containing an elastic body.
  • a thermosetting adhesive the base materials are usually bonded together in an uncured so-called B stage state, that is, at a relatively low temperature of 150 ° C. or lower, and after bonding. Curing can improve the elastic modulus and improve heat resistance
  • epoxy resin glycidinoleamine type epoxy resin S, bisphenol F type Epoxy resin, bisfer A type epoxy resin, phenol novolac type epoxy resin, cresol novolac type epoxy resin, biphenyl type epoxy resin, naphthalene type epoxy resin, aliphatic epoxy resin, alicyclic epoxy
  • the resin include a resin, a heterocyclic epoxy resin, a spiro ring-containing epoxy resin, and a halogenated epoxy resin. These can be used alone or in combination of two or more.
  • Examples of the epoxy curing agent include various imidazole compounds and derivatives thereof, amine compounds, dicyandiamide, hydrazine compound, phenol resin, and the like, and these can be used alone or in combination of two or more.
  • Examples of the elastic body include acrylic resin, acrylonitrile butadiene copolymer, phenoxy resin, and polyamide resin, and these can be used alone or in combination of two or more.
  • the adhesive strength of the adhesive layer 52 to the test metal foil is preferably 0.1 to 15 NZ20 mm. Furthermore, it is preferable that it is 0.3-15NZ20mrn.
  • the adhesive force can be appropriately selected within the above range depending on the size of the conductive portion. That is, when the size of the conductive portion is large, the adhesive strength is relatively small, and when the size of the conductive portion is small, it is preferable to set the adhesive strength large.
  • the adhesive sheet 50 having this adhesive force has an appropriate adhesive force, and the conductive portion fixed to the adhesive layer is unlikely to shift in the substrate preparation process to the semiconductor element mounting process. In the sheet separating step, the separation of the adhesive sheet 50 from the semiconductor device is good, and damage to the semiconductor device can be reduced.
  • the measurement of adhesive force is based on the method as described in an Example in detail.
  • the adhesive sheet 50 can be provided with an antistatic function as required.
  • an antistatic agent and a conductive filler are mixed into the base material layer 51 and the adhesive layer 52.
  • an antistatic agent to the interface between the base material layer 51 and the adhesive layer 52 or the back surface of the base material layer 51.
  • the antistatic agent is not particularly limited as long as it has an antistatic function.
  • Specific examples include surfactants such as acrylic amphoteric, acrylic cation, and maleic anhydride-styrene based on.
  • Specific materials for the antistatic layer include Examples include Bondip PA, Bondip PX, Bondip P (manufactured by Koshi Co., Ltd.), and the like.
  • conventional fillers can be used such as metals such as Ni, Fe, Cr, Co, Al, Sb, Mo, Cu, Ag, Pt, Au, alloys or oxides thereof, carbon Examples include carbon such as black. These can be used alone or in combination of two or more.
  • the conductive filler may be either powdery or fibrous.
  • various conventionally known additives such as anti-aging agents, pigments, plasticizers, fillers, and tackifiers can be added to the adhesive sheet.
  • Bisphenol A type epoxy resin (“Ebicoat 1002” manufactured by Japan Epoxy Resin Co., Ltd.) 100 parts by weight, acrylonitrile butadiene copolymer (“Zippol 1072 J” manufactured by Nippon Zeon Co., Ltd.) 35 parts by weight, phenol resin (Arakawa Chemical Co., Ltd.) 4 parts by weight (“P-180”, manufactured by Shikoku Finn Co., Ltd.) 2 parts by weight were dissolved in 350 parts by weight of methyl ethyl ketone to obtain an adhesive solution. This is applied to a 100 m thick single-side roughened copper alloy foil (Japan Energy “11 ⁇ —138-7025”) 51 and then dried at 150 ° C.
  • An adhesive sheet 50 on which an adhesive layer was formed was obtained.
  • the elastic modulus at 100 ° C before curing of the adhesive layer 52 in this adhesive sheet 50 is 2.5 X 10 _3 Pa, and the elastic modulus at 200 ° C after curing is 4.3 MPa.
  • Adhesive strength to was 12NZ20mm.
  • the elastic modulus at 200 ° C. of the copper foil used as the base material layer 51 was 130 GPa.
  • dry film resist 61 (“Audir AR330” manufactured by Tokyo Ohka Kogyo Co., Ltd.) was laminated on both sides of a copper foil (“Olin7025”) 60 having a thickness of 40 ⁇ m. Then, the dry film resist was patterned with a pattern opposite to that of the conductive portion by a photolithography method. Next, using the patterned dry film resist as a mask, nickel plating and Au plating are sequentially applied on both sides of the copper foil to form the conductive portion plating layer 62, and then the dry film resist is removed. did. Subsequently, a copper foil 60 in which a laminate of a nickel plating layer and an Au plating layer was partially disposed was attached to the adhesive sheet 50 via the adhesive layer 52 side.
  • the conductive portion 20 was formed on the adhesive sheet 50 in a pattern as shown in the example of FIGS. 10 (a) and 10 (b) (W is 65 mm). Sixteen conductive portions 20 were formed on each side of the square in one block 70, and a total of 64 conductive portions 20 were formed.
  • a test aluminum vapor-deposited silicon chip (6 mm ⁇ 6 mm) 10 was fixed to the surface of the adhesive layer 52 of the adhesive sheet 50 (corresponding to 71 in FIG. 10B). Specifically, after pasting under the conditions of 175 ° C, 0.3 MPa, 1 second, it was dried and fixed at 150 ° C for 1 hour. Next, bonding between the electrode of the silicon chip and the conductive part was performed using a gold wire with a diameter of 25 ⁇ m. The number of wire bonds is 64 points per chip.
  • Wire bonding was performed on 10 units of the above 1 unit (4 pieces x 4 pieces), that is, 160 aluminum vapor-deposited chips. The success rate of wire bonding was 100%. Subsequently, sealing resin (Nitto Denko “: HC-100”) 40 was molded by transfer molding. After the resin molding, the adhesive sheet was peeled off at room temperature. Further, post-curing was performed in a dryer at 175 ° C. for 5 hours. Thereafter, the semiconductor device P was obtained by cutting into 1 block unit with a dicer.
  • sealing resin Nito Denko “: HC-100”
  • wire bonding conditions transfer mold conditions, elastic modulus measurement method, The adhesive strength measurement method and wire bond success rate are as follows.
  • An adhesive sheet 50 with a width of 20mm and a length of 50mm was laminated to 35 / zm copper foil (Japan Energy "C7025”) under the conditions of 120 ° CX 0.5MPa X O. 5mZmin, and then heated at 150 ° C. After leaving in a wind oven for 1 hour, 35m copper foil was pulled in the direction of 180mm direction at a pulling speed of 300mmZmin under the temperature condition of 23 ° C and humidity 65% RH, and the center value was taken as the adhesive strength.
  • wire bond success rate The pull strength of the wire bond was measured using a bonding tester “PTR-30” manufactured by Lesforce Co., Ltd., with a measurement mode: pull test and a measurement speed: 0.5 mmZsec. The case where the pull strength was 0.04N or higher was regarded as success, and the case where the pull strength was smaller than 0.04N was regarded as failure.
  • the wire bond success rate is a value obtained by calculating the success rate of these measurement results.
  • Example 1 a semiconductor device was manufactured in the same manner as in Example 1 except that 18 m of copper-nickel alloy foil (“C7025” manufactured by Japan Energy) was used as the metal foil. Wirebond's success rate was 100%. As a result of internal observation of the semiconductor device, it was confirmed that a semiconductor device having a very high bonding strength between the conductive portion and the sealing resin free from wire deformation and chip misalignment was obtained.

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Abstract

　基材層５１と、接着剤層５２とを有する接着シート５０と、接着剤層５２上に複数の独立した導電部２０とを有する半導体装置製造用基板Ｂが用いられる。電極１１が形成されている半導体素子１０が基板Ｂ上に固着され、複数の導電部２０の上側と半導体素子１０の電極１１とがワイヤー３０により電気的に接続される。半導体素子１０とワイヤー３０と導電部２０とが封止樹脂４０で封止される。導電部２０は張出部分２０ａを有し、しかも導電部２０の側面６０ａが粗面化され、導電部２０と封止樹脂４０との接合強度が高くなる。

Description

明 細 書
半導体装置及び半導体装置製造用基板並びにそれらの製造方法 技術分野
[0001] 本発明は、表面実装型の半導体装置の技術分野に属し、詳しくは、リードレス構造 をした表面実装型の半導体装置の技術分野に属する。
背景技術
[0002] 一般に、半導体装置はその構成部材の一つに金属製のリードフレームを用いてい る力 多ピンィ匕を実現するためには、リードフレームにおけるリードのピッチを微細化 することが要求される。ところが、これに伴ってリード自体の幅を小さくすると、リードの 強度が下がり、リードの曲がり等による短絡現象が生じてしまう。したがって、リードの ピッチを確保するためにパッケージを大型化することが余儀なくされて 、た。このよう に、リードフレームを用いた半導体装置はパッケージサイズが大きくかつ厚くなる。そ のため、リードフレームの影響のない、いわゆるリードレス構造をした表面実装型の半 導体装置が提案されている。
特許文献 1：特開平 9 - 252014号公報
特許文献 2 :特開 2001— 210743号公報
[0003] 特許文献 1に記載された半導体装置を図 11 (a) (b)に示す。この半導体装置の製 造方法は、まず、基材 101に金属箔を貼り付け、所定部分に金属箔を残すように当 該金属箔のエッチングを行った後、半導体素子 102と同等の大きさを有する金属箔 1 03a (ダイパッド)の上に接着剤 104を用いて半導体素子 102を固着し、さらに、ワイ ヤー 105によって半導体素子 102と金属箔 103bとの電気的接続を行い、金型を用 いて封止榭脂 106でトランスファモールドする（図 11 (a) )。最後に、成形された封止 榭脂 106を基材 101から分離することによって半導体素子をパッケージとして完成し ている（図 l l (b) )。し力しながら、この製造方法によって得られる半導体装置は、端 子である金属箔 103bは封止榭脂 106との接合強度向上について対策が施されてお らず、半導体装置の多ピン化、小型化が進み、金属箔 103bを微細化した場合に剥 離しやすくなり、金属箔 103bが剥離するとワイヤー 105が断線するため、金属箔 10 3bと榭脂との接合強度向上の対策が課題であった。
[0004] また、特許文献 1に記載の製造方法では、金属箔のエッチング工程及び封止榭脂 のモールド工程において基材と金属箔が充分密着していることが要求され、一方、モ 一ルド工程後は基材と封止榭脂、基材と金属箔は容易に分離できることが要求され る。このように、基材と金属箔は、密着特性において相反する特性が要求される。す なわち、エッチングに使用する薬品に対しては耐久性力 モールド工程での高温下 及び封止榭脂が金型内を流れる時に加わる圧力下においては半導体素子がずれる ことがないような耐久性が必要であるにもかかわらず、モールド後には基材と封止榭 脂、基材と金属箔が容易に分離できることが要求される。ところが、基材として例示さ れている、テフロン (登録商標)材料、シリコーン材料あるいはテフロン (登録商標）コ 一ティングした金属等ではこのような密着特性を満足することが到底できない。
[0005] 特許文献 2に記載された半導体装置を図 12 (a) (b)に示す。この半導体装置は次 の方法により製造される。まず、基材となる金属板に桥目状の凹溝 201aを形成した 金属板 201を得る。次いで、半導体素子 202を接着剤 203にて金属板 201に固着し 、その後に設計上必要な場所にワイヤーボンディングしてワイヤー 204を形成し、封 止榭脂 205でトランスファーモールドする（図 12 (a) )。次いで、金属板 201及び接着 剤 203を研磨し、さらには設計に即した寸法に封止榭脂 205とともに金属板 201を切 断して半導体装置を得る（図 12 (b) )。しかし、この製造方法においても、得られる半 導体装置は、端子である金属板 201と封止榭脂 205の接合強度の向上については 対策を講じておらず、特許文献 1の場合と同様に半導体装置の多ピン化、小型化を 進めるには金属板 201の微細化が必要であり、金属板 201を微細化すると封止榭脂 力も剥離しやすくなり、封止榭脂 205と金属板 201との接合強度の向上が必要で、多 ピンの小型で信頼性の高 、半導体装置の要望に対しては課題が残されて ヽた。
[0006] このように、従来の製造方法では、多ピンで小型の半導体装置を実現しょうとした場 合、導電部 (端子)が微細化し、封止榭脂と導電部の接合強度が低下して榭脂から 剥離しやすくなる問題があり、接合強度を向上させた、信頼性の高い多ピンで小型の 半導体装置の開発が求められていた。一方、半導体装置の薄型化の要求について も、従来の方法で薄型化した半導体装置を得るには、半導体素子 (チップ)そのもの を薄く研磨する必要があり、その製造工程において半導体素子の割れや欠けが発生 しゃすぐコストアップにつながつていた。 発明の開示
[0007] 本発明は、このような問題点に鑑みてなされたものであり、その目的とするところは、 信頼性の高い多ピンで小型のリードレス構造の半導体装置を提供することにある。具 体的には、封止榭脂と導電部の接合強度に優れた表面実装型の半導体装置を提供 し、併せて半導体装置製造用基板及びそれらの製造方法を提供することにある。さら に別の目的は、薄型化が可能なリードレス構造の半導体装置及び半導体装置製造 用基板並びにそれらの製造方法を提供することにある。
[0008] 本発明は、電極を有する半導体素子と、半導体素子の周囲に配置された複数の導 電部と、半導体素子の電極と導電部とを接続するワイヤーと、半導体素子、導電部お よびワイヤーを封止する封止樹脂とを備え、導電部は銅又は銅合金からなる金属箔 と、少なくとも金属箔の上側に設けられた導電部めつき層とを有し、導電部の上側の 導電部めつき層は金属箔力 外方へ張り出す張出部分を形成し、導電部は、その裏 面が封止榭脂の外方へ露出していることを特徴とする半導体装置である。
[0009] 本発明は、導電部は金属箔の下側に導電部めつき層を有し、この下側の導電部め つき層は、封止榭脂から外方へ突出していることを特徴とする半導体装置である。
[0010] 本発明は、導電部の金属箔の側面が粗化されて粗くなつていることを特徴とする半 導体装置である。
[0011] 本発明は、基材層と、この基材層上に設けられた接着剤層とを有する接着シートと
、接着シートの接着剤層上に設けられた複数の導電部とを備え、導電部は銅又は銅 合金力 なる金属箔と、少なくとも金属箔の上側に設けられた導電部めつき層とを有 し、導電部の上側の導電部めつき層は金属箔力 外方へ張り出す張出部分とを形成 することを特徴とする半導体装置製造用基板である。
[0012] 本発明は、導電部は金属箔の下側に導電部めつき層を有し、この下側の導電部め つき層は接着剤層内に埋まって!/ヽることを特徴とする半導体装置製造用基板である
[0013] 本発明は、導電部の金属箔の側面が粗化されて粗くなつていることを特徴とする半 導体装置製造用基板である。
[0014] 本発明は、基材層は金属材からなることを特徴とする半導体装置製造用基板であ る。
[0015] 本発明は、導電部の銅又は銅合金からなる金属箔の厚さは、 0. 01-0. 1mmであ ることを特徴とする半導体装置製造用基板である。
[0016] 本発明は、導電部の導電部めつき層は銅の拡散ノリア層としてのニッケルめっき層 と、このニッケルめっき層に設けられ単層もしくは多層の貴金属めつき層とを有する多 層構造からなり、貴金属めつき層に用いる貴金属が少なくとも Au、 Ag、 Pdのいずれ 力であることを特徴とする半導体装置製造用基板である。
[0017] 本発明は、接着シートの基材層の 200°Cにおける弾性率が 1. OGPa以上であり、 かつ接着剤層の 200°Cにおける弾性率が 0. IMPa以上であることを特徴とする半導 体装置製造用基板である。
[0018] 本発明において、接着シートの接着剤層を構成する接着剤の 100〜150°Cにおけ る硬化前の弾性率が 0. IMPa以下で、 200°Cにおける硬化後の弾性率が 0. IMPa 以上であることが好ましい。接着剤の種類は特に限定されないが、熱硬化型接着剤 を好ましく用いることができる。
[0019] 本発明において、上記熱硬化型接着剤は、特にその組成は限定されないが、たと えばエポキシ榭脂、エポキシ硬化剤、弾性体を含有するものなどを好ましく用いること ができる。
[0020] 本発明は、接着シートの接着剤層の試験用金属箔に対する接着力が、 0. 1〜15 NZ20mmであることを特徴とする半導体装置製造用基板である。
[0021] 本発明は、半導体装置用基板は、半導体素子固着領域を有し桥目状に配置され た複数のブロックを含み、各ブロック間は切断領域によって区画され、導電部はこの 切断領域に力からないよう配置されていることを特徴とする半導体装置製造用基板 である。
[0022] 本発明は、導電部の素材として銅又は銅合金カゝらなる金属箔を準備する工程と、 金属箔の導電部に対応する部分に部分めつきを施して部分めつき層を形成するェ 程と、部分めつき層が形成された金属箔を、基材層及び接着剤層を有する接着シー トの接着剤層側に加圧して貼り付ける工程と、部分めつき層をレジストとして金属箔を エッチングすることにより導電部を形成する工程と、接着シートを加工して外形を定め る工程とを備えたことを特徴とする半導体装置製造用基板の製造方法である。
[0023] 本発明は、部分めつき層をレジストとして金属箔をエッチングし導電部を形成させる 工程で、導電部の金属箔の側面をエッチングにより粗ィ匕したことを特徴とする半導体 装置製造用基板の製造方法である。
[0024] 本発明は、基材層と、この基材層上に設けられた接着剤層とを有する接着シートと 、接着シートの接着剤層上に設けられた複数の導電部とを備え、導電部は銅又は銅 合金力 なる金属箔と、少なくとも金属箔の上側に設けられた導電部めつき層とを有 し、導電部の上側の導電部めつき層は金属箔力 外方へ張り出す張出部分を形成 する半導体装置製造用基板を準備する工程と、半導体装置製造用基板の接着剤層 に、電極を有する半導体素子を固着し、導電体と半導体素子の電極とをワイヤーに より電気的に接続する工程と、半導体素子と、ワイヤーと、導電部とを封止榭脂により 封止する工程と、封止榭脂から接着シートを分離する工程と、封止榭脂を半導体素 子毎に個片化する工程と、を備えたことを特徴とする半導体装置の製造方法である。
[0025] 本発明の半導体装置とその製造方法によれば、外部との接続部位である導電部と 封止榭脂との接合強度が非常に高ぐ導電部を微細化しても信頼性に優れた半導 体装置を得ることができる。また、本発明の半導体装置の導電部の下側の面に施さ れためつき層は、半導体装置の裏面力 めっき厚分だけ突き出た状態で榭脂封止さ れており、半導体装置をプリント基板に実装する際に実装の信頼性を高めることがで きる。さらに、本発明の半導体装置は、リードフレームを用いないリードレス構造であ るため、導電部を微細化してピッチを狭めることが可能であるとともに、従来あったダ ィパッドを省き、半導体素子の下面が半導体装置の裏面に露出した形態で薄型化を 図った半導体装置を実現できる。また、本発明の半導体装置製造用基板を用いるこ とにより、その製造工程においてダイパッドがなくても半導体素子を固定でき、その位 置ズレがな 、状態で榭脂封止することができる。
図面の簡単な説明
[0026] [図 1]図 1は、本発明に係る半導体装置の一例を示す概略構成図である。 [図 2]図 2は、図 1の半導体装置における導電部の拡大図である。
[図 3]図 3は、本発明に係る半導体装置の別の例を示す概略構成図である。
[図 4]図 4は、本発明に係る半導体装置のさらに別の例を示す概略構成図である。
[図 5]図 5は、図 4の半導体装置における導電部の拡大図である。
[図 6]図 6 (a)—（d)は、図 1に示した半導体装置の製造方法を示す工程図である。
[図 7]図 7は、図 6の工程にて導電部を形成した時点での接着シート (基板)の平面図 を模式的に示した説明例である。
[図 8]図 8 (a) - (e)は、基板作成の手順を示す工程図である。
[図 9]図 9 (a) (b)は、導電部における金属箔の側面を粗面化する様子を示す説明図 である。
[図 10]図 10 (a) (b)は、本発明の半導体装置の製造方法における基板作成工程で 接着シートに導電部形成した状態の上面図である。
[図 11]図 11 (a) (b)は、リードレス構造をした従来の半導体装置の一例を示す説明図 である。
[図 12]図 12 (a) (b)は、リードレス構造をした従来の半導体装置の別の例を示す説明 図である。
発明を実施するための最良の形態
[0027] 以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
図 1および図 2に示すように、半導体装置 Pは電極 11を有する半導体素子 10と、半 導体素子 10の周囲に配置された複数の導電部 20と、半導体素子 10の電極 11と導 電部 20とを電気的に接続するワイヤー 30と、半導体素子 10、導電部 20およびワイ ヤー 30を封止する封止榭脂 40と備えて 、る。
[0028] このうち導電部 20は銅又は銅合金力もなる金属箔 60と、金属箔 60の上下両側に 設けられた導電部めつき層 20aとを有し、導電部めつき層 20aは金属箔 60に対して 外方へ張り出す張出部となる。
[0029] またワイヤー 30は導電部 20の上側の導電部めつき層 20aに接続されており、この 上側の導電部めつき層 20aはワイヤー 30に接続される機能面となる。
[0030] さらに半導体素子 10の裏面は封止榭脂 40の裏面 Pa (半導体装置の裏面ともなる） から外方へ露出し、また導電部 20の下側の導電部めつき層 20aはその厚さ分だけ封 止榭脂 40の裏面 Paから外方へ突出している。また導電部 20の金属箔 60は、その側 面 60aが粗面化されて粗くなつて!/、る。
[0031] このように、図 1の半導体装置 Pは、半導体素子 10の下面と導電部 20下側の導電 部めつき層 20aとが封止榭脂 40の表面に露出する構造で、ダイパッドや半導体素子 固着用の接着剤層を有しないリードレス構造になっている。し力も導電部 20の上側 の張出部分 20aが封止榭脂 40の中でアンカー効果を発揮するとともに、導電部 20 の側面 60aが粗面化され封止榭脂 40としつ力りと嚙み合っているので、導電部 20を 微細化しても、導電部 20と封止榭脂 40との接合強度が高くなつている。そして、導電 部 20の下側の面に設けられた張出部分 20aは導電部めつき層からなり、導電部 20 は半導体装置 Pの裏面 Paから導電部めつき層 20aの厚分だけ突き出た状態で榭脂 封止されているので、半導体装置 Pをプリント基板に実装する際に、実装基板上の凹 凸ゃ異物により導電部 (端子)が浮くのを防ぐことができ、実装時の信頼性を向上でき る。さらに、半田クリームが押しつぶされて短絡するのを防ぐ効果もある。
[0032] 図 3は本発明に係る半導体装置の別の例を示す概略構成図である。この図 3に示 す半導体装置 Pは、従来どおりダイパッドを用いた例である力 導電部 20とダイパッド 部 21はそれぞれ上下に張出部分 20a, 21aを有する構成であり、導電部 20を微細 化してもその張出部分 20aが封止榭脂 40の中でアンカー効果を発揮するため封止 榭脂 40との接合強度が高ぐ信頼性の高い半導体装置を構成できる。さらに、導電 部 20の下側の面に設けられた張出部分 20aはめつき層からなり、導電部 20は半導 体装置 Pの裏面 Paから導電部めつき層 20aの厚分だけ突き出た状態で榭脂封止さ れているので、半導体装置 Pをプリント基板に実装する際に、実装基板上の凹凸や 異物により導電部 (端子)が浮くのを防ぐことができ、実装時の信頼性を高めることが できる。さらに、半田クリームが押しつぶされて短絡するのを防ぐ効果もある。ここで、 ダイパッド部 21の裏面側には張出部分 21aを設けず、導電部 20のみに張出部分 20 aを設ける形態も採りえる。
[0033] 図 4は本発明に係る半導体装置のさらに別の例を示す概略構成図である。この図 4 に示す半導体装置は、導電部 20が上側の機能面にのみ張出部分 20aを有した形状 をして 、る点を除けば図 1のものと同様なリードレス構造をして 、る。この半導体装置 においても、導電部 20の張出部分 20aが封止榭脂 40の中でアンカー効果を発揮す るとともに、図 5に拡大して示すように、導電部 20は金属箔 60の側面 60aの表面粗さ が粗くなつていて封止榭脂 40と嚙み合った状態となる。
[0034] 従来の半導体装置では、ダイパッドの厚みが略 100〜200 μ m、半導体素子固着 用の接着剤層の厚みは略 10〜50 mである。そのため、半導体素子の厚さ及び半 導体素子上を覆う封止榭脂の厚みが同じ場合には、上記の半導体装置によれば、 ダイパッド及び接着剤層が不要であるので、厚み 110〜250 mの薄型化が可能と なる。
[0035] 図 6 (a)—（d)は図 1に示した半導体装置の製造方法を示す工程図であり、同図に より以下に製造の手順を説明する。
[0036] まず、図 6 (a)に示すように、基材層 51と、接着剤層 52とを有する接着シート 50を 準備し、その接着シート 50における接着剤層 52上に部分的に複数の導電部 20を形 成して基板 Bを作製する。図示のように、導電部 20は上下にそれぞれ張出部分 20a を有しているが、この導電部 20を有する半導体装置製造用基板 Bの作成工程につ いては後述する。
[0037] 導電部 20を形成した時点での接着シート 50、すなわち基板の平面図を模式的に 示したのが図 7である。半導体素子 10の電極数に対応した導電部 20が接着シート 5 0上に複数個形成されている力 複数個の導電部 20は全て電気的に独立している。
[0038] 次に、図 6 (b)に示すように、電極 11が形成されている半導体素子 10を電極 11が 形成されて 、な 、側が基板 B側となるように基板 B上の所定位置に接着剤層 52を介 して固着する。次に、複数の導電部 20と半導体素子 10の電極 11とをワイヤー 30に より電気的に接続する。なお、チップサイズが小さくて半導体素子 10の接着シート 50 に対する固着力が不十分な場合は、銀ペースト、ダイアタッチフィルム等の市販のダ ィアタッチ材にて半導体素子 10を接着シート 50上にしっかりと固着するようにしても 構わない。この場合でもダイパッドは不要であるため、従来の半導体装置と比較して 厚み 100〜200 /ζ πιの薄型化が可能である。なお、半導体装置としての厚さの制限 が緩い場合は、図 3に示す半導体装置 Ρの場合のように、ダイパッド部 21を設けた半 導体装置製造用基板を使用することも可能である。
[0039] 次 、で、図 6 (c)に示すように、半導体素子 10とワイヤー 30と導電部 20とを封止榭 脂 40で封止して接着シート 50上に半導体装置 Pを形成する。封止榭脂 40による封 止は、通常のトランスファーモールド法により金型を用いて行う。なお、モールド後に は、必要に応じて封止榭脂 40の後硬化加熱を行うようにする。後硬化加熱は、後述 する接着シート 50の分離前であっても後であっても構わない。続いて、図 6 (d)に示 すように、封止榭脂 40から接着シート 50を分離して図 1に示した半導体装置 Pを得る
[0040] 上記の基板作成工程、すなわち接着シート 50における接着剤層 52上に部分的に 導電部 20を形成して半導体装置製造用基板 Bを製造する手順を図 8 (a)— (e)に示 す。この工程を説明すると次のようである。
[0041] まず図 8 (a)に示すように導電部の素材として銅又は銅合金力もなる金属箔 60を準 備する。この金属箔 60としては強度の観点力も厚さが 0. 01〜0. 1mmのものを使用 する。そしてまず、金属箔 60の両面にドライフィルムレジスト 61を貼り、図 8 (a)に示す ように、フォトリソグラフィ一法により導電部の形状とは逆のパターンで金属箔 60の両 面のドライフィルムレジスト 61をそれぞれパターユングする。
[0042] 次いで、図 8 (b)に示すように、ドライフィルムレジスト 61をマスクとして、銅の拡散バ リア層 63としてのニッケルめっき層と、貴金属めつき層 64を導電部の形状に部分めつ きした後、図 8 (c)に示すように、ドライフィルムレジスト 61を除去して導電部めつき層（ 部分めつき層） 62を形成する。ここで、貴金属めつき層 64に用いる貴金属としては少 なくとも Au、 Ag、 Pdのいずれかとする。また、貴金属めつき層 64は単層であってもよ いし多層で構成してもよい。
[0043] 続、て、図 8 (d)に示すように、拡散バリア層 63と貴金属めつき層 64からなる導電 部めつき層 62が形成された金属箔 60を、接着シート 50の接着剤層 52側に加圧しな 力 導電部めつき層 62が接着剤層 52に埋まった状態で貼り付ける。この貼り付けた 状態で、図 8 (e)に示すように、導電部めつき層 62をレジストとして金属箔 60をエッチ ングし導電部 20を形成する。この場合、金属箔 60の側面 60aをエッチングすることに より、図示の如く金属箔 60の上下に導電部めつき層 62からなる張出部分 20aを設け た形状とする。次いで、図 9 (a)に示すように、金属箔 60の側面 60aに化学処理を施 し、図 9 (b)に示す如く金属箔 60の側面 60aを粗面化する。このように、金属箔 60の 上下両面に張出部分 20aを設けるとともに、金属箔 60の側面 60aを粗面化した後、 プレスカ卩ェなどの切断手段により接着シート 50の外形力卩ェを行なって接着シート 50 の外形を定める。
[0044] このように、図 8 (a)—（e)の工程図は、上下両面に張出部分を有するタイプの導電 部を形成する場合を示しているが、図 4に示した半導体装置 Pのように、金属箔の機 能面 (ワイヤーをボンディング接続する面）にのみに張出部分 20aを有する導電部 20 を形成する場合は、金属箔 60の機能面にのみ導電部めつき層 62を施し、メツキして いない側の面で金属箔 60を接着シートに貼り付け、この貼り付け状態で金属箔 60の エッチングを行うようにする。これにより、機能面のみに張出部分 20aを有する導電部 20を形成することができる。そして、続く導電部 20の側面の粗面化処理は図 9 (a) (b )で説明したのと同様にして行う。また、図 3に示した半導体装置 Pのように、導電部 2 0とダイパッド部 21を形成する場合は、図 8 (a)の工程においてダイパッド部に対応す る部位を開けるようにドライフィルムレジスト 61をパターユングすればよい。
[0045] なお、本発明の半導体装置の製造方法は、半導体装置を複数個まとめて製造する のが実用的である。図 10 (a) (b)にその例を示す。図 10 (a)は、複数個の半導体装 置製造用基板 Bを含む接着シート 50の平面図を模式的に示した説明図であり、接着 シート 50の上面には 1つの半導体素子を固着する領域 71とその周囲に形成された 導電部を 1つのブロック 70として表し、そのブロック 70が桥目状に多数形成されてい る。一方、図 10 (b)は 1つのブロック 70の拡大図であり、半導体素子固着領域 71の 周囲に導電部 20が必要な数だけ形成されている。
[0046] 図 10 (a)において、例えば、接着シート 50の幅（W)が 65mm幅であり、所定のェ 程を経て接着シート 50の上に複数個のブロック 70が形成され、連続的にロールに卷 かれた基材が作製される。このようにして得られた幅 65mmの接着シート 50を、次の 半導体素子搭載工程、榭脂封止工程に必要なブロック数になるように適宜切断して 半導体装置製造用基板 Bとして使用する。このように複数個の半導体素子を一括し て榭脂封止する場合には、榭脂封止後に接着シートを分離してから、ダイサーカット 又はパンチングで所定の寸法に切断して個片化することで半導体装置 Pを得ることに なる。
[0047] ところで、図 10 (a)の半導体装置製造用基板 Bにおいて、ダイサーカット又はパン チングで所定の寸法に切断される切断領域 72、すなわち切断手段が及び範囲を力 バーするように切断線に所定の幅を持たせた領域内に導電部 20が存在すると、切 断に伴って金属粉が発生し、その金属粉が半導体装置に付着したままだと以降の実 装工程で金属粉によるショートを発生する可能性がある。このような不具合への対策 として、切断領域 72にかからないように導電部 20を配置しておくことが望ましい。また 、このような配置の半導体装置製造用基板 Bを用いて製造した半導体装置 Pは、個 片化した後にその側面に導電部 20が露出せず、プリント基板に実装した状態では端 子 (導電部）が外側から隠れた状態となり、端子を直接アクセスする不正を防止できる 効果もある。
[0048] 導電部めつき層 62の具体的な例としては、拡散ノリア層 63としてのめっき厚 5 μ m のニッケルめっきの上に、貴金属めつき層としてのめっき厚 0. のパラジウムめ つきとめつき厚 0. 05 μ mの金めつき 64を重ねて形成する態様が挙げられる。もちろ んこれに限定されるのではなぐ製造する半導体装置 Pの要求に応じて種々の組合 せと厚さで形成することが可能である。また、導電部めつき層 62の総厚は半導体装 置の要求に応じて決められる力 通常は 0. 05〜50 mの範囲が好適である。
[0049] 本発明の半導体装置の製造方法に用いる接着シート 50は、榭脂封止工程が完了 するまで半導体素子 10や導電部 20を確実に固着し、かつ封止榭脂 40から分離す る際には容易に剥離できるものが好ましい。このような接着シート 50は、前述のように 基材層 51と接着剤層 52を有する。基材層 51の厚みは、特に制限されないが、通常 、 12-200 μ m程度、好ましくは 50〜150 μ mである。また、接着剤層 52の厚みは 、特に制限されないが、通常、 1〜50 /ζ πι程度、好ましくは 5〜20 /ζ πιである。
[0050] また、接着シート 50としては、その基材層 51の 200°Cにおける弾性率が 1. OGPa 以上であり、かつ接着剤層 52の 200°Cにおける弾性率が 0. IMPa以上であるもの を用いるのが好ましい。接着剤層 52としてこのような弾性率のものを用いることにより 、図 8 (d)に示す工程で加圧して貼ることで導電部めつき層 62の部分が接着剤層 52 中に押し込まれて埋まり、図 6 (d)に示す半導体装置 Pの完成段階では導電部 20に おける下面の張出部分 20aが封止榭脂の表面力も突き出たスタンドオフと呼ばれる 状態とすることができ、半導体装置実装時の信頼性を向上させる効果がある。
[0051] ワイヤーボンディング等が施される半導体素子搭載工程においては、温度は略 15 0〜200°C程度の高温条件におかれる。そのため、接着シート 50の基材層 51及び 接着剤層 52にはこれに耐えうる耐熱性が求められる。かかる観点から、基材層 51と しては、 200°Cにおける弾性率が 1. OGPa以上、好ましくは lOGpa以上のものが好 適に用いられる。基材層 51の弾性率は、通常、 1. OGPa〜1000GPa程度であるの が好ましい。また、接着剤層 52としては、弾性率が 0. IMPa以上、好ましくは 0. 5M Pa以上、さらに好ましくは IMPa以上のものが好適に用いられる。接着剤層 52の弹 性率は、通常、 0. 1〜： LOOMPa程度であるのが好ましい。力かる弾性率の接着剤層 52は、半導体素子搭載工程等において軟化'流動を起こしにくぐより安定した結線 が可能である。なお、弾性率の測定は詳しくは実施例に記載の方法による。
[0052] 接着シート 50の基材層 51は有機物でも無機物でもよいが、搬送時の取扱い性、モ 一ルド時のソリ等を考慮すると金属箔を用いるのが好ましい。このような金属箔として は、 SUS箔、 Ni箔、 A1箔、銅箔、銅合金箔等が挙げられるが、安価に入手可能なこ と及び種類の豊富さからして銅、銅合金より選択するのが好ましい。また、このような 基材層 51となる金属箔は、接着剤層 52との投錨性を確保するため、片面を粗化処 理を施したものが好ましい。粗ィ匕処理の手法としては、従来公知のサンドブラスト等の 物理的な粗化手法、或いはエッチング、めっき等の化学的な粗ィ匕手法のいずれでも 可能である。
[0053] 接着シート 50の接着剤層 52を形成する接着剤としては、特に限定されないが、ェ ポキシ榭脂、エポキシ硬化剤、弾性体を含有する熱硬化性接着剤を用いるのが好ま しい。熱硬化性接着剤の場合、通常、基材の貼り合わせは、未硬化のいわゆる Bステ ージ状態、すなわち 150°C以下の比較的低温にて貼り合わせを行うことができ、かつ 貼り合わせ後に硬化させることにより弾性率を向上し耐熱性を向上させることができる
[0054] ここで、エポキシ榭脂としては、グリシジノレアミン型エポキシ榭 S旨、ビスフエ一ノレ F型 エポキシ榭脂、ビスフェール A型エポキシ榭脂、フエノールノボラック型エポキシ榭脂 、クレゾ一ルノボラック型エポキシ榭脂、ビフエニル型エポキシ榭脂、ナフタレン型ェ ポキシ榭脂、脂肪族エポキシ榭脂、脂環族エポキシ榭脂、複素環式エポキシ榭脂、 スピロ環含有エポキシ榭脂、ハロゲン化エポキシ榭脂等が挙げられ、これらを単独も しくは 2種以上混合して用いることができる。エポキシ硬化剤としては、各種イミダゾー ル系化合物及びその誘導体、アミン系化合物、ジシアンジアミド、ヒドラジンィ匕合物、 フエノール榭脂等が挙げられ、これらを単独もしくは 2種以上混合して用いることがで きる。また、弾性体としては、アクリル榭脂、アクリロニトリルブタジエン共重合体、フエ ノキシ榭脂、ポリアミド榭脂等が挙げられ、これらを単独もしくは 2種以上混合して用 いることがでさる。
[0055] また、接着剤層 52の試験用金属箔に対する接着力は、 0. l〜15NZ20mmであ ることが好ましい。さらには 0. 3〜15NZ20mrnであるのが好ましい。ここで、接着力 は導電部の大きさによって前記範囲内で適宜選択することができる。すなわち、導電 部のサイズが大き 、場合は接着力は比較的小さぐ導電部のサイズが小さ!/、場合は 接着力は大きく設定することが好ましい。この接着力を有する接着シート 50は、適度 の接着力を有し、基板作成工程〜半導体素子搭載工程においては接着剤層に固 着した導電部のズレが起こりにくい。またシート分離工程においては、半導体装置か らの接着シート 50の分離性が良好であり、半導体装置へのダメージを少なくすること ができる。なお、接着力の測定は詳しくは実施例に記載に方法による。
[0056] また、接着シート 50には、必要に応じて静電防止機能を付与することができる。接 着シート 50に静電防止機能を付与するには、基材層 51、接着剤層 52に帯電防止 剤、導電性フィラーを混合する方法がある。また、基材層 51と接着剤層 52との界面 や、基材層 51の裏面に帯電防止剤を塗布する方法がある。この静電防止機能を付 与することにより、接着シートを半導体装置から分離する際に発生する静電気を抑制 することができる。
[0057] 帯電防止剤としては、静電防止機能を有するものであれば特に制限はない。具体 例としては、例えば、アクリル系両性、アクリル系カチオン、無水マレイン酸-スチレン 系ァ-オン等の界面活性剤等が使用できる。帯電防止層用の材料としては、具体的 には、ボンディップ PA、ボンディップ PX、ボンディップ P (コ -シ社製）等が挙げられる 。また、導電性フィラーとしては、慣用のものを使用でき、例えば、 Ni、 Fe、 Cr、 Co、 Al、 Sb、 Mo、 Cu、 Ag、 Pt、 Au等の金属、これらの合金又は酸化物、カーボンブラ ックなどのカーボンなどが例示できる。これらは単独で又は 2種以上を組み合わせて 使用できる。導電性フイラ一は、粉体状、繊維状の何れであってもよい。その他、接 着シート中には老化防止剤、顔料、可塑剤、充填剤、粘着付与剤等の従来公知の 各種添加物を添加することができる。
実施例 1
[0058] 〔接着シートの作製〕
ビスフエノール A型エポキシ榭脂（ジャパンエポキシレジン社製「ェビコート 1002」） 100重量部、アクリロニトリルブタジエン共重合体（日本ゼオン社製「-ッポール 1072 J」）35重量部、フエノール榭脂（荒川化学社製「P— 180」）4重量部、イミダゾール（ 四国ファィン社製「じ11∑」）2重量部を、メチルェチルケトン 350重量部に溶解し、接 着剤溶液を得た。これを厚さ 100 mの片面粗化銅合金箔 (ジャパンエナジー社製「 11¥—138— 7025」）51に塗布した後、 150°Cで 3分間乾燥させることにより、厚さ 15 μ mの接着剤層を形成した接着シート 50を得た。この接着シート 50における接着 剤層 52の硬化前の 100°Cでの弾性率は 2. 5 X 10_3Paであり、硬化後の 200°Cで の弾性率は 4. 3MPaであり、銅箔に対する接着力は 12NZ20mmであった。なお、 基材層 51として用いた銅箔の 200°Cでの弾性率は 130GPaであった。
[0059] 〔半導体装置製造用基板の作製〕
まず、厚さ 40 μ mの銅箔（「Olin7025」） 60の両面にドライフィルムレジスト 61 (東 京応化製「オーディル AR330」）をラミネートした。そして、そのドライフィルムレジスト をフォトリソグラフィ一法により導電部とは逆のパターンでパターユングした。次 、で、 パター-ングされたドライフィルムレジストをマスクとして、銅箔の両面にニッケルめつ きと Auめっきを順次施して導電部めつき層 62を形成し、その後、ドライフィルムレジス トを除去した。続いて、ニッケルめっき層と Auめっき層の積層物が部分的に配された 銅箔 60を接着シート 50に接着剤層 52側を介して貼り付けた。この時、接着シート 50 に対向する側のめっき積層物が接着剤層に埋まった状態になるように加圧しながら 貼り付けた。そして、めっき部 62と接着剤層 52間に隙間ができないよう十分に加熱 加圧した。次いで、この貼り付け状態で、 Auめっき層をレジストとして銅箔をエツチン グし導電部 60を形成した。このエッチング力卩ェに際して、銅箔 60の側面をもエツチン グすることにより、銅箔の上下に Auとニッケル力もなる張出部分 20aを設けた。続い て、（硫酸 +過酸化水素）系の薬液に浸漬し、銅箔 60の側面 60aを処理して Ra (表 面粗さ）が 0. 2 m以上となるように制御して粗面化した。最後に、プレスカ卩ェにより 接着シートの外形を加工した。
[0060] そして、図 10 (a) (b)の例（Wは 65mm)で示したようなパターンで接着シート 50上 に導電部 20を形成した。 1つのブロック 70における四角形の各辺に 16個の導電部 2 0を形成し、合計で 64個の導電部 20を形成した。
[0061] 〔半導体素子の搭載〕
試験用のアルミ蒸着シリコンチップ（6mm X 6mm) 10を、前記接着シート 50の接 着剤層 52面（図 10 (b)の 71に相当）へ固着した。具体的には、 175°C、 0. 3MPa、 1秒間の条件で貼り付けた後、 150°Cで 1時間、乾燥させて固着した。次いで、直径 2 5 μ mの金ワイヤーを用いて、シリコンチップの電極と導電部との間をボンディングし た。ワイヤーボンド数は 1個のチップ当たり 64点である。
[0062] 前記 1単位（4個 X 4個）の 10単位について、すなわち、アルミ蒸着チップ 160個に 対しワイヤーボンディングを行った。ワイヤーボンディングの成功率は 100%であった 。続いて、トランスファー成形により封止榭脂（日東電工製「： HC— 100」）40をモール ドした。榭脂モールド後、室温で接着シートを剥離した。さらに、 175°Cで 5時間、乾 燥機中で後硬化を行った。その後、ダイサ一にて 1ブロック単位に切断し半導体装置 Pを得た。
[0063] この半導体装置 Pに対して軟 X線装置 (マイクロフォーカス X線テレビ透視装置：島 津製作所製「SMX— 100」 )で内部観察を行ったところ、ワイヤー変形やチップズレ 等がなぐしかも導電部 20と封止榭脂 40との接合強度が非常に高い半導体装置 Pが 得られていたことを確認した。また、導電部 20はその下側の張出部分 20aが封止榭 脂 40から突き出た状態となっている。
[0064] なお、ワイヤーボンディング条件、トランスファーモールド条件、弾性率測定方法、 接着力測定方法、ワイヤーボンド成功率については次のとおりである。
[0065] 〔ワイヤーボンディング条件〕
装置:株式会社新川製「UTC— 300BI SUPERJ
超音波周波数： 115KHz
超音波出力時間：15ミリ秒
超音波出力： 120mW
ボンド荷重： 1018N
サーチ荷重： 1037N
〔トランスファーモールド条件〕
装置: TOWA成形機
成形温度： 175°C
時間： 90秒
クランプ圧力： 200KN
トランスファースピード： 3mm/禾少
トランスファー圧： 5KN
〔弾性率測定方法〕
基材層、接着剤層のいずれも
評価機器：レオメトリックス社製の粘弾性スペクトルメータ「ARES」
昇温速度： 5。CZmin
周波数： 1Hz
測定モード：引張モード
〔接着力測定方法〕
幅 20mm、長さ 50mmの接着シート 50を、 120°C X 0. 5MPa X O. 5mZminの条 件で、 35 /z m銅箔（ジャパンエナジー製「C7025」）にラミネートした後、 150°Cの熱 風オーブンにて 1時間放置後、温度 23°C、湿度 65%RHの雰囲気条件で、引張り速 度 300mmZmin、 180° 方向に 35 m銅箔を引張り、その中心値を接着強度とし た。
[0066] 〔ワイヤーボンド成功率〕 ワイヤーボンドのプル強度を、株式会社レス力製のボンディングテスタ「PTR— 30」 を用い、測定モード:プルテスト、測定スピード: 0. 5mmZsecで測定した。プル強度 が 0. 04N以上の場合を成功、 0. 04Nより小さい場合を失敗とした。ワイヤーボンド 成功率は、これらの測定結果力も成功の割合を算出した値である。
実施例 2
[0067] 実施例 1において、金属箔として 18 mの銅-ニッケル合金箔（ジャパンエナジー 製「C7025」）を用いたこと以外は実施例 1と同様にして半導体装置を製造した。ワイ ヤーボンドの成功率は 100%であった。半導体装置の内部観察を行ったところ、ワイ ヤー変形やチップズレ等がなぐ導電部と封止榭脂との接合強度が非常に高い半導 体装置が得られて 、たことを確認した。
[0068] 以上、本発明の実施の形態について詳細に説明してきた力 本発明による半導体 装置及びその製造方法は、上記実施の形態に何ら限定されるものではなぐ本発明 の趣旨を逸脱しな 、範囲にぉ 、て種々の変更が可能であることは当然のことである。

Claims

請求の範囲
[1] 電極を有する半導体素子と、
半導体素子の周囲に配置された複数の導電部と、
半導体素子の電極と導電部とを接続するワイヤーと、
半導体素子、導電部およびワイヤーを封止する封止榭脂とを備え、
導電部は銅又は銅合金力 なる金属箔と、少なくとも金属箔の上側に設けられた導 電部めっき層とを有し、
導電部の上側の導電部めつき層は金属箔力 外方へ張り出す張出部分を形成し、 導電部は、その裏面が封止榭脂の外方へ露出していることを特徴とする半導体装 置。
[2] 導電部は金属箔の下側に導電部めつき層を有し、この下側の導電部めつき層は、 封止榭脂から外方へ突出していることを特徴とする請求項 1に記載の半導体装置。
[3] 導電部の金属箔の側面が粗化されて粗くなつていることを特徴とする請求項 1記載 の半導体装置。
[4] 基材層と、この基材層上に設けられた接着剤層とを有する接着シートと、
接着シートの接着剤層上に設けられた複数の導電部とを備え、
導電部は銅又は銅合金力 なる金属箔と、少なくとも金属箔の上側に設けられた導 電部めっき層とを有し、
導電部の上側の導電部めつき層は金属箔力 外方へ張り出す張出部分を形成す ることを特徴とする半導体装置製造用基板。
[5] 導電部は金属箔の下側に導電部めつき層を有し、この下側の導電部めつき層は接 着剤層内に埋まって！/ヽることを特徴とする請求項 4に記載の半導体装置製造用基板
[6] 導電部の金属箔の側面が粗化されて粗くなつて!ヽることを特徴とする請求項 4記載 の半導体装置製造用基板。
[7] 基材層は金属材からなることを特徴とする請求項 4記載の半導体装置製造用基板
[8] 導電部の銅又は銅合金からなる金属箔の厚さは、 0. 01-0. 1mmであることを特 徴とする請求項 4記載の半導体装置製造用基板。
[9] 導電部の導電部めつき層は銅の拡散ノリア層としてのニッケルめっき層と、この-ッ ケルめっき層に設けられ単層もしくは多層の貴金属めつき層とを有する多層構造から なり、貴金属めつき層に用いる貴金属が少なくとも Au、 Ag、 Pdのいずれかであること を特徴とする請求項 4記載の半導体装置製造用基板。
[10] 接着シートの基材層の 200°Cにおける弾性率が 1. OGPa以上であり、かつ接着剤 層の 200°Cにおける弾性率が 0. IMPa以上であることを特徴とする請求項 4記載の 半導体装置製造用基板。
[11] 接着シートの接着剤層を構成する接着剤の 100〜150°Cにおける硬化前の弾性 率が 0. IMPa以下で、 200°Cにおける硬化後の弾性率が 0. IMPa以上であること を特徴とする請求項 4記載の半導体装置製造用基板。
[12] 熱硬化型接着剤は、エポキシ榭脂、エポキシ硬化剤、弾性体を含有することを特徴 とする請求項 11に記載の半導体装置製造用基板。
[13] 接着シートの接着剤層の試験用金属箔に対する接着力が、 0. l〜15NZ20mm であることを特徴とする請求項 4記載の半導体装置製造用基板。
[14] 半導体装置用基板は、半導体素子固着領域を有し、桥目状に配置された複数の ブロックを含み、各ブロック間は切断領域によって区画され、導電部はこの切断領域 にかからないよう配置されていることを特徴とする請求項 4記載の半導体装置製造用 基板。
[15] 導電部の素材として銅又は銅合金力 なる金属箔を準備する工程と、
金属箔の導電部に対応する部分に部分めつきを施して部分めつき層を形成するェ 程と、
部分めつき層が形成された金属箔を、基材層及び接着剤層を有する接着シートの 接着剤層側に加圧して貼り付ける工程と、
部分めつき層をレジストとして金属箔をエッチングすることにより導電部を形成する 工程と、
接着シートを加工して外形を定める工程とを備えたことを特徴とする半導体装置製 造用基板の製造方法。
[16] 部分めつき層をレジストとして金属箔をエッチングし導電部を形成させる工程で、導 電部の金属箔の側面をエッチングにより粗ィ匕したことを特徴とする請求項 15記載の 半導体装置製造用基板の製造方法。
[17] 基材層と、この基材層上に設けられた接着剤層とを有する接着シートと、接着シート の接着剤層上に設けられた複数の導電部とを備え、導電部は銅又は銅合金カゝらなる 金属箔と、少なくとも金属箔の上側に設けられた導電部めつき層とを有し、導電部の 上側の導電部めつき層は金属箔力 外方へ張り出す張出部分を形成する半導体装 置製造用基板を準備する工程と、
半導体装置製造用基板の接着剤層に、電極を有する半導体素子を固着し、導電 体と半導体素子の電極とをワイヤーにより電気的に接続する工程と、
半導体素子と、ワイヤーと、導電部とを封止榭脂により封止する工程と、 封止榭脂から接着シートを分離する工程と、
封止榭脂を半導体素子毎に個片化する工程と、
を備えたことを特徴とする半導体装置の製造方法。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029420A (ja) * 2009-07-27 2011-02-10 Nichia Corp 光半導体装置及びその製造方法
JP2013102175A (ja) * 2012-12-25 2013-05-23 Nichia Chem Ind Ltd 光半導体装置
JP2013145825A (ja) * 2012-01-16 2013-07-25 Dainippon Printing Co Ltd 半導体装置用リードフレーム
JP2014103277A (ja) * 2012-11-20 2014-06-05 Sh Materials Co Ltd 半導体素子搭載用基板及びその製造方法
JP2016021515A (ja) * 2014-07-15 2016-02-04 Ｓｈマテリアル株式会社 半導体装置用リードフレーム及びその製造方法
JP2016178333A (ja) * 2016-06-08 2016-10-06 大日本印刷株式会社 樹脂封止型半導体装置およびその製造方法
JP2017011101A (ja) * 2015-06-22 2017-01-12 Ｓｈマテリアル株式会社 Ｌｅｄパッケージ及び多列型ｌｅｄ用リードフレーム、並びにそれらの製造方法
WO2017159590A1 (ja) * 2016-03-14 2017-09-21 Toto株式会社 静電チャック
JP6238097B1 (ja) * 2016-07-20 2017-11-29 Toto株式会社 静電チャック
JP6238098B1 (ja) * 2016-07-20 2017-11-29 Toto株式会社 静電チャック
WO2018016587A1 (ja) * 2016-07-20 2018-01-25 Toto株式会社 静電チャック
WO2018016588A1 (ja) * 2016-07-20 2018-01-25 Toto株式会社 静電チャック
KR20200013612A (ko) * 2018-07-30 2020-02-07 토토 가부시키가이샤 정전 척

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7704800B2 (en) * 2006-11-06 2010-04-27 Broadcom Corporation Semiconductor assembly with one metal layer after base metal removal
US7671452B1 (en) * 2007-08-17 2010-03-02 National Semiconductor Corporation Microarray package with plated contact pedestals
CN102110727A (zh) * 2009-11-20 2011-06-29 日立电线株式会社 太阳电池模块,以及太阳电池模块用布线电路板
CN105742530B (zh) * 2009-11-28 2019-02-01 上海比亚迪有限公司 电池盖板组件、其制备方法及单体电池和电池组
TWI429043B (zh) 2010-04-26 2014-03-01 Advance Materials Corp 電路板結構、封裝結構與製作電路板的方法
US9805956B2 (en) * 2013-01-23 2017-10-31 Asm Technology Singapore Pte Ltd Lead frame and a method of fabrication thereof
JP6226092B2 (ja) * 2016-03-14 2017-11-08 Toto株式会社 静電チャック
JP6777365B2 (ja) * 2016-12-09 2020-10-28 大口マテリアル株式会社 リードフレーム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274184A (ja) * 2000-03-28 2001-10-05 Sanyo Electric Co Ltd 回路装置の製造方法
JP2004119726A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09252014A (ja) 1996-03-15 1997-09-22 Nissan Motor Co Ltd 半導体素子の製造方法
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
JP3420153B2 (ja) 2000-01-24 2003-06-23 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US6261864B1 (en) * 2000-01-28 2001-07-17 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6548328B1 (en) * 2000-01-31 2003-04-15 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
JP2002076040A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置及びその製造方法
JP2002118202A (ja) * 2000-10-05 2002-04-19 Sanyo Electric Co Ltd 放熱基板および半導体モジュール
JP2002299549A (ja) 2001-03-29 2002-10-11 Matsushita Electric Ind Co Ltd 積層型半導体装置およびその製造方法
JP4159431B2 (ja) * 2002-11-15 2008-10-01 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004207300A (ja) 2002-12-24 2004-07-22 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP4245370B2 (ja) * 2003-02-21 2009-03-25 大日本印刷株式会社 半導体装置の製造方法
JP4818109B2 (ja) * 2004-07-15 2011-11-16 大日本印刷株式会社 半導体装置及び半導体装置製造用基板並びに半導体装置製造用基板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274184A (ja) * 2000-03-28 2001-10-05 Sanyo Electric Co Ltd 回路装置の製造方法
JP2004119726A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029420A (ja) * 2009-07-27 2011-02-10 Nichia Corp 光半導体装置及びその製造方法
JP2013145825A (ja) * 2012-01-16 2013-07-25 Dainippon Printing Co Ltd 半導体装置用リードフレーム
JP2014103277A (ja) * 2012-11-20 2014-06-05 Sh Materials Co Ltd 半導体素子搭載用基板及びその製造方法
JP2013102175A (ja) * 2012-12-25 2013-05-23 Nichia Chem Ind Ltd 光半導体装置
JP2016021515A (ja) * 2014-07-15 2016-02-04 Ｓｈマテリアル株式会社 半導体装置用リードフレーム及びその製造方法
JP2017011101A (ja) * 2015-06-22 2017-01-12 Ｓｈマテリアル株式会社 Ｌｅｄパッケージ及び多列型ｌｅｄ用リードフレーム、並びにそれらの製造方法
WO2017159590A1 (ja) * 2016-03-14 2017-09-21 Toto株式会社 静電チャック
JP2016178333A (ja) * 2016-06-08 2016-10-06 大日本印刷株式会社 樹脂封止型半導体装置およびその製造方法
JP6238097B1 (ja) * 2016-07-20 2017-11-29 Toto株式会社 静電チャック
JP6238098B1 (ja) * 2016-07-20 2017-11-29 Toto株式会社 静電チャック
WO2018016587A1 (ja) * 2016-07-20 2018-01-25 Toto株式会社 静電チャック
WO2018016588A1 (ja) * 2016-07-20 2018-01-25 Toto株式会社 静電チャック
JP2018022873A (ja) * 2016-07-20 2018-02-08 Toto株式会社 静電チャック
JP2018022872A (ja) * 2016-07-20 2018-02-08 Toto株式会社 静電チャック
JP2018022886A (ja) * 2016-07-20 2018-02-08 Toto株式会社 静電チャック
JP2018022887A (ja) * 2016-07-20 2018-02-08 Toto株式会社 静電チャック
KR20200013612A (ko) * 2018-07-30 2020-02-07 토토 가부시키가이샤 정전 척
KR102203465B1 (ko) 2018-07-30 2021-01-15 토토 가부시키가이샤 정전 척

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