KR20140060390A - 반도체 패키지의 랜드 및 그 제조 방법과 이를 이용한 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지의 랜드 및 그 제조 방법과 이를 이용한 반도체 패키지 및 그 제조 방법 Download PDF

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김병진
배재민
전형일
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Abstract

본 발명의 반도체 패키지의 랜드 제조 방법은, 리드 프레임의 일부를 선택 제거하여 접착 패드와 랜드를 정의하기 위한 수지층을 형성하는 과정과, 상기 접착 패드와 랜드를 격리시키기 위한 상부 영역을 선택 노출시키는 도금층을 형성하는 과정과, 상기 도금층 및 수지층 상에 포토레지스트 패턴을 형성하는 과정과, 상기 포토레지스트 패턴을 식각 장벽층으로 하는 하프 에칭 공정을 통해 노출된 상기 상부 영역을 제거하여 상기 수지층의 상부 일부를 노출시킴으로써, 상부 측의 크기가 하부 측의 크기보다 상대적으로 큰 상기 랜드를 형성하는 과정을 포함할 수 있다.

Description

반도체 패키지의 랜드 및 그 제조 방법과 이를 이용한 반도체 패키지 및 그 제조 방법{LAND STRUCTURE FOR SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF, SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 다이의 패키징(조립)시에 랜드 록킹(land locking)을 효과적으로 실현하는데 적합한 반도체 패키지의 랜드 및 그 제조 방법과 이를 이용한 반도체 패키지 및 그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 각종 전자 기기들이 점진적으로 소형화되어 감에 따라 전자 기기들에 사용되는 반도체 패키지의 크기도 점진적으로 소형화되어 가고 있으며, 이러한 소형화를 실현할 수 있는 반도체 패키지 중의 하나가 MLF(micro lead frame)형 반도체 패키지이다.
일반적으로, 엠엘에프형 반도체 패키지는 리드 프레임에 수지층을 통해 서로 물리적으로 격리되는 접착 패드와 랜드(다수의 랜드)를 형성하고, 접착 패드에 반도체 다이를 접착하며, 반도체 다이의 칩 패드와 랜드 간을 도전성 와이어로 연결한 후 몰딩부재로 반도체 다이와 도전성 와이어를 매립하는 공정 등을 통해 제작된다.
대한민국 공개특허 제2009-0069884호(공개일 : 2009. 07. 01.)
일반적으로, 반도체 패키지를 제조할 때 랜드가 밑으로 빠져버리는 현상을 방지하기 위해서는 랜드 록킹 효과를 구현하는 것이 필요하며, 이를 위해 랜드 주변을 에칭하게 되는데, 예컨대 사각형의 랜드에서는 랜드 크기를 일정하게 유지하면 하부 측의 랜드 크기가 작아지게 되어 반도체 패키지를 보드에 장착할 때 악 영향을 줄 수가 있다.
따라서, 하부 측의 랜드 크기를 신뢰할 수 있을 정도의 크기로 유지하려면 상부 측의 랜드 크기를 상대적으로 크게 해야 하는데, 이 경우 랜드와 랜드 사이의 피치(pitch)가 좁아지게 되어 랜드 사이로 트레이스(trace)들 뽑을 수 없게 되는 문제가 유발된다.
본 발명은, 일 관점에 따라, 리드 프레임의 일부를 선택 제거하여 접착 패드와 랜드를 정의하기 위한 수지층을 형성하는 과정과, 상기 접착 패드와 랜드를 격리시키기 위한 상부 영역을 선택 노출시키는 도금층을 형성하는 과정과, 상기 도금층 및 수지층 상에 포토레지스트 패턴을 형성하는 과정과, 상기 포토레지스트 패턴을 식각 장벽층으로 하는 하프 에칭 공정을 통해 노출된 상기 상부 영역을 제거하여 상기 수지층의 상부 일부를 노출시킴으로써, 상부 측의 크기가 하부 측의 크기보다 상대적으로 큰 상기 랜드를 형성하는 과정을 포함하는 반도체 패키지의 랜드 제조 방법을 제공한다.
본 발명의 상기 수지층을 형성하는 과정은, 하프 에칭 공정을 통해 상기 리드 프레임의 일부를 선택 제거하여 캐비티를 형성하는 과정과, 상기 캐비티에 수지 물질을 충진시키는 과정과, 그라인딩 공정을 통해 상기 수지 물질을 평탄하게 제거하여 상기 리드 프레임의 하부 표면을 노출시키는 과정을 포함할 수 있다.
본 발명의 상기 도금층을 형성하는 과정은, 상기 상부 영역에 도금 차단막을 형성하는 과정과, 도금 공정을 통해 상기 리드 프레임의 상부 표면 및 하부 표면 각각에 상기 도금층을 형성하는 과정과, 잔류하는 상기 도금 차단막을 제거하는 과정을 포함할 수 있으며, 상기 도금 차단막은 포토레지스트 패턴일 수 있다.
본 발명은, 다른 관점에 따라, 와이어를 통해 접착 패드 상에 접착된 반도체 다이의 칩 패드와 연결되는 반도체 패키지의 랜드로서, 상기 랜드의 상부 측의 크기가 하부 측의 크기보다 상대적으로 큰 크기를 갖는 반도체 패키지의 랜드 구조물을 제공한다.
본 발명은, 또 다른 관점에 따라, 수지층에 의해 물리적으로 격리되는 접착 패드와 상부 측의 크기가 하부 측의 크기보다 상대적으로 큰 랜드를 리드 프레임에 각각 형성하는 과정과, 상기 접착 패드에 반도체 다이를 접착하는 과정과, 상기 반도체 다이의 칩 패드와 상기 랜드 간을 도전성 와이어로 연결하는 과정과, 상기 반도체 다이와 도전성 와이어를 매립하는 몰딩부재를 형성하는 과정을 포함하는 반도체 패키지 제조 방법을 제공한다.
본 발명의 상기 접착 패드와 랜드를 형성하는 과정은, 상기 리드 프레임에 상기 접착 패드와 랜드를 정의하기 위한 상기 수지층을 형성하는 과정과, 상기 접착 패드와 랜드를 분리하기 위한 상부 영역을 선택 노출시키는 도금층을 형성하는 과정과, 하프 에칭 공정을 통해 노출된 상기 상부 영역을 제거하여 상기 수지층의 상부 일부를 노출시킴으로써, 상기 접착 패드와 랜드를 각각 형성하는 과정을 포함할 수 있다.
본 발명의 상기 수지층을 형성하는 과정은, 하프 에칭 공정을 통해 상기 리드 프레임의 일부를 선택 제거하여 캐비티를 형성하는 과정과, 상기 캐비티에 수지 물질을 충진시키는 과정과, 그라인딩 공정을 통해 상기 수지 물질을 평탄하게 제거하여 상기 리드 프레임의 하부 표면을 노출시키는 과정을 포함할 수 있다.
본 발명의 상기 도금층을 형성하는 과정은, 상기 상부 영역에 도금 차단막을 형성하는 과정과, 도금 공정을 통해 상기 리드 프레임의 상부 표면 및 하부 표면 각각에 상기 도금층을 형성하는 과정과, 잔류하는 상기 도금 차단막을 제거하는 과정을 포함할 수 있다.
본 발명은, 또 다른 관점에 따라, 접착 패드 상에 접착된 반도체 다이와, 상기 접착 패드로부터 물리적으로 격리되며, 상부 측의 크기가 하부 측의 크기보다 상대적으로 큰 크기를 갖는 랜드와, 상기 반도체 다이의 칩 패드와 상기 랜드 간을 연결하는 도전성 와이어와, 상기 반도체 다이와 도전성 와이어를 매립하는 몰딩부재를 포함하는 반도체 패키지를 제공한다.
본 발명은 와이어를 통해 접착 패드 상에 접착된 반도체 다이의 칩 패드와 연결되는 반도체 패키지의 랜드를 상부 측의 크기가 하부 측의 크기보다 상대적으로 큰 크기를 갖도록 제작함으로써, 랜드의 상부 측 및 하부 측 크기를 변경시키지 않으면서도 반도체 패키지의 제작시에 랜드 록킹 효과를 확실하게 실현할 수 있다.
도 1a 내지 1j는 본 발명에 따라 반도체 패키지용 랜드 및 반도체 패키지를 제조하는 주요 과정을 도시한 공정 순서도,
도 2a 내지 2f는 본 발명에 따라 반도체 패키지를 적용 가능한 다양한 형상의 랜드 구조물을 도시한 랜드 사시도,
도 3a 및 3b는 본 발명에 따라 랜드의 상부 측 크기가 하부 측 크기보다 상대적으로 작게 형성된 구조를 설명하기 위한 반도체 패키지의 상면도 및 하면도.
먼저, 본 발명의 장점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어지는 실시 예들을 참조하면 명확해질 것이다. 여기에서, 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 발명의 범주를 명확하게 이해할 수 있도록 하기 위해 예시적으로 제공되는 것이므로, 본 발명의 기술적 범위는 청구항들에 의해 정의되어야 할 것이다.
아울러, 아래의 본 발명을 설명함에 있어서 공지 기능 또는 구성 등에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들인 것으로, 이는 사용자, 운용자 등의 의도 또는 관례 등에 따라 달라질 수 있음은 물론이다. 그러므로, 그 정의는 본 명세서의 전반에 걸쳐 기술되는 기술사상을 토대로 이루어져야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 1a 내지 1j는 본 발명에 따라 반도체 패키지용 랜드 및 반도체 패키지를 제조하는 주요 과정을 도시한 공정 순서도이다.
도 1a를 참조하면, 포토마스크 패턴(도시 생략)을 식각 장벽층으로 하는 하프 에칭 공정을 진행하여 리드 프레임(102)의 일부를 선택 제거함으로써, 후속하는 공정들을 통해 형성되어질 접착 패드와 랜드 간을 물리적으로 격리시키기 위한 캐비티(104a)를 형성한다. 여기에서, 리드 프레임(102)은, 예컨대 구리(Cu), 알루미늄(Al) 등이 될 수 있다.
이어서, 잔류하는 포토레지스트 패턴을 제거(스트리핑)한 후 충진(filling) 공정을 진행함으로써, 일예로서 도 1b에 도시된 바와 같이, 예컨대 에폭시 몰드 컴파운드(EMC) 등과 같은 수지 물질을 캐비티(104a)에 충진시켜 수지층(104)을 형성한다. 여기에서, 수지층(104)은 캐비티에 수지 물질을 충분히 충진시킨 후 그라인딩 공정을 진행하여 수지 물질을 평탄하게 제거, 즉, 리드 프레임의 하부 표면이 노출될 때까지 수지 물질을 제거하는 방식으로 형성될 수 있다.
다시, 리드 프레임(102) 상에 포토레지스트 물질을 도포한 후 노광 및 현상 공정 등을 실시함으로써, 일예로서 도 1c에 도시된 바와 같이, 리드 프레임(102) 상의 목표 위치(후속하는 공정을 통해 형성되어질 접착 패드와 랜드를 물리적으로 격리시키기 위한 리드 프레임상의 상부 영역)에 포토레지스트 패턴(106)을 형성한다.
다음에, 리드 프레임(102)의 상부에 형성된 포토레지스트 패턴(106)을 도금 차단막으로 하는 도금 공정을 진행함으로써, 일예로서 도 1d에 도시된 바와 같이, 리드 프레임(102)의 상부 표면과 하부 표면 각각에 도금 물질(108a)을 형성하고, 이후 잔류하는 포토레지스트 패턴(106)을 제거(스트리핑)함으로써, 일예로서 도 1e에 도시된 바와 같이, 리드 프레임(102)의 상부 표면과 하부 표면에 도금층(108)을 각각 형성한다.
이어서, 도금층(108)이 형성된 리드 프레임(102) 상에 포토레지스트 물질을 도포한 후 노광 및 현상 공정 등을 실시함으로써, 일예로서 도 1f에 도시된 바와 같이, 표면이 노출된 도금층(108)과 수지층(104)의 각 표면상에 포토레지스트 패턴(110)을 형성, 즉 후속하는 공정을 통해 형성되어질 접착 패드와 랜드 간을 물리적으로 격리시키기 위한 리드 프레임상의 상부 영역만을 노출시키는 포토레지스트 패턴(110)을 형성한다.
다시, 포토레지스트 패턴(110)을 식각 장벽층으로 하는 하프 에칭 공정을 진행하여 노출된 리드 프레임의 상부 영역을 제거, 즉 수지층(104)의 상부 일부를 노출시키고, 이후 잔류하는 포토레지스트 패턴을 제거함으로써, 일예로서 도 1g에 도시된 바와 같이, 상부 측의 크기가 하부 측의 크기보다 상대적으로 큰 랜드(102b)와 반도체 다이가 접착될 접착 패드(102a)를 각각 형성한다.
즉, 본 실시 예에 따르면, 상술한 바와 같은 일련의 공정들을 진행함으로써, 리드 프레임에 접착 패드(102a)로부터 물리적으로 격리되며, 상부 측의 크기가 하부 측의 크기보다 상대적으로 큰 크기를 갖는 다수의 랜드 구조물(또는 랜드)을 형성할 수 있다.
여기에서, 본 발명에 따라 제조되는 랜드 구조물은 그 상부 측 및 하부 측 구조 각각이 사각형 형상이거나, 그 상부 측 및 하부 측 구조 각각이 원 형상이거나, 랜드의 상부 측이 사각형 형상이면서 하부 측이 원 형상이거나, 혹은 랜드의 상부 측이 원 형상이면서 하부 측이 사각형 형상일 수 있다.
도 2a 내지 2f는 본 발명에 따라 반도체 패키지를 적용 가능한 다양한 형상의 랜드 구조물을 도시한 랜드 사시도로서, 도 2a는 랜드의 상부 측(202a)과 하부 측(202b) 모두가 사각형 형상으로, 도 2b 및 2c는 랜드의 상부 측(204a, 206a)이 사각형 형상이고 하부 측(204b, 206b)이 원 형상으로, 도 2d는 랜드의 상부 측(208a)과 하부 측(208b)이 모두 사각형 형상이면서 상부 측(208a)이 일측 방향으로만 크기가 신장된 형상으로, 도 2e는 랜드의 상부 측(210a)이 사각형 형상이고 하부 측(210b)이 원 형상이면서 상부 측(210a)이 일측 방향으로만 크기가 신장된 형상으로, 도 2f는 랜드의 상부 측(212a)이 원 형상이고 하부 측(212b)이 사각형 형상으로 각각 제작된 경우를 보여준다.
도 3a 및 3b는 본 발명에 따라 랜드의 상부 측 크기가 하부 측 크기보다 상대적으로 작게 형성된 구조를 설명하기 위한 반도체 패키지의 상면도 및 하면도로서, 반도체 패키지(300)의 상면도 및 하면도로부터 분명한 바와 같이, 본 발명에 따라 제작되는 사각형 형상의 랜드는 그 상부 측(304a)의 크기가 그 하부 측(304b)의 크기보다 상대적으로 크게 형성되는 것을 알 수 있다. 도 3에 있어서, 미설명번호 302는 반도체 다이가 접착될 접착 패드 영역을 나타낸다.
다시, 도 1h를 참조하면, 접착 패드(102a) 상에, 예컨대 스크린 인쇄법 등을 통해 솔더 페이스트 등과 같은 접착제(도시 생략)를 도포한 후 반도체 다이(112)를 접착하고, 이어서 본딩 공정을 진행하여 반도체 다이(112)의 칩 패드(114)와 랜드(102b) 간을 도전성 와이어(116)로 연결(본딩)함으로써, 일예로서 도 1i에 도시된 바와 같이, 반도체 다이(112)와 랜드(102b) 간의 전기적 본딩을 완성한다.
마지막으로, 예컨대 몰딩 컴파운드 등과 같은 물질(몰딩 부재)로 반도체 다이(112)와 도전성 와이어(116)를 완전히 매립(몰딩)하는 몰드 공정을 진행함으로써, 일예로서 도 1j에 도시된 바와 같이, 반도체 다이(112)와 도전성 와이어(116)를 외부로부터 보호하기 위한 몰딩 부재(118)의 형성을 통해 반도체 패키지의 제작을 완료한다.
이상의 설명은 본 발명의 기술사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 등이 가능함을 쉽게 알 수 있을 것이다. 즉, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것으로서, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
따라서, 본 발명의 보호 범위는 후술되는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
102 : 리드 프레임 102a : 접착 패드
102b : 랜드 104 : 수지층
108 : 도금층 112 : 반도체 다이
114 : 칩 패드 116 : 도전성 와이어

Claims (23)

  1. 리드 프레임의 일부를 선택 제거하여 접착 패드와 랜드를 정의하기 위한 수지층을 형성하는 과정과,
    상기 접착 패드와 랜드를 격리시키기 위한 상부 영역을 선택 노출시키는 도금층을 형성하는 과정과,
    상기 도금층 및 수지층 상에 포토레지스트 패턴을 형성하는 과정과,
    상기 포토레지스트 패턴을 식각 장벽층으로 하는 하프 에칭 공정을 통해 노출된 상기 상부 영역을 제거하여 상기 수지층의 상부 일부를 노출시킴으로써, 상부 측의 크기가 하부 측의 크기보다 상대적으로 큰 상기 랜드를 형성하는 과정
    을 포함하는 반도체 패키지의 랜드 제조 방법.
  2. 제 1 항에 있어서,
    상기 수지층을 형성하는 과정은,
    하프 에칭 공정을 통해 상기 리드 프레임의 일부를 선택 제거하여 캐비티를 형성하는 과정과,
    상기 캐비티에 수지 물질을 충진시키는 과정과,
    그라인딩 공정을 통해 상기 수지 물질을 평탄하게 제거하여 상기 리드 프레임의 하부 표면을 노출시키는 과정
    을 포함하는 반도체 패키지의 랜드 제조 방법.
  3. 제 1 항에 있어서,
    상기 도금층을 형성하는 과정은,
    상기 상부 영역에 도금 차단막을 형성하는 과정과,
    도금 공정을 통해 상기 리드 프레임의 상부 표면 및 하부 표면 각각에 상기 도금층을 형성하는 과정과,
    잔류하는 상기 도금 차단막을 제거하는 과정
    을 포함하는 반도체 패키지의 랜드 제조 방법.
  4. 제 3 항에 있어서,
    상기 도금 차단막은,
    포토레지스트 패턴인
    반도체 패키지의 랜드 제조 방법.
  5. 제 1 항에 있어서,
    상기 랜드의 상부 측 및 하부 측 구조 각각이 사각형 형상인
    반도체 패키지의 랜드 제조 방법.
  6. 제 1 항에 있어서,
    상기 랜드의 상부 측 및 하부 측 구조 각각이 원 형상인
    반도체 패키지의 랜드 제조 방법.
  7. 제 1 항에 있어서,
    상기 랜드의 상부 측이 사각형 형상이고, 하부 측이 원 형상인
    반도체 패키지의 랜드 제조 방법.
  8. 제 1 항에 있어서,
    상기 랜드의 상부 측이 원 형상이고, 하부 측이 사각형 형상인
    반도체 패키지의 랜드 제조 방법.
  9. 와이어를 통해 접착 패드 상에 접착된 반도체 다이의 칩 패드와 연결되는 반도체 패키지의 랜드로서,
    상기 랜드의 상부 측의 크기가 하부 측의 크기보다 상대적으로 큰 크기를 갖는
    반도체 패키지의 랜드 구조물.
  10. 제 9 항에 있어서,
    상기 랜드의 상부 측 및 하부 측 구조 각각이 사각형 형상인
    반도체 패키지의 랜드 구조물.
  11. 제 9 항에 있어서,
    상기 랜드의 상부 측 및 하부 측 구조 각각이 원 형상인
    반도체 패키지의 랜드 구조물.
  12. 제 9 항에 있어서,
    상기 랜드의 상부 측이 사각형 형상이고, 하부 측이 원 형상인
    반도체 패키지의 랜드 구조물.
  13. 제 9 항에 있어서,
    상기 랜드의 상부 측이 원 형상이고, 하부 측이 사각형 형상인
    반도체 패키지의 랜드 구조물.
  14. 수지층에 의해 물리적으로 격리되는 접착 패드와 상부 측의 크기가 하부 측의 크기보다 상대적으로 큰 랜드를 리드 프레임에 각각 형성하는 과정과,
    상기 접착 패드에 반도체 다이를 접착하는 과정과,
    상기 반도체 다이의 칩 패드와 상기 랜드 간을 도전성 와이어로 연결하는 과정과,
    상기 반도체 다이와 도전성 와이어를 매립하는 몰딩부재를 형성하는 과정
    을 포함하는 반도체 패키지 제조 방법.
  15. 제 14 항에 있어서,
    상기 접착 패드와 랜드를 형성하는 과정은,
    상기 리드 프레임에 상기 접착 패드와 랜드를 정의하기 위한 상기 수지층을 형성하는 과정과,
    상기 접착 패드와 랜드를 분리하기 위한 상부 영역을 선택 노출시키는 도금층을 형성하는 과정과,
    하프 에칭 공정을 통해 노출된 상기 상부 영역을 제거하여 상기 수지층의 상부 일부를 노출시킴으로써, 상기 접착 패드와 랜드를 각각 형성하는 과정
    을 포함하는 반도체 패키지 제조 방법.
  16. 제 15 항에 있어서,
    상기 수지층을 형성하는 과정은,
    하프 에칭 공정을 통해 상기 리드 프레임의 일부를 선택 제거하여 캐비티를 형성하는 과정과,
    상기 캐비티에 수지 물질을 충진시키는 과정과,
    그라인딩 공정을 통해 상기 수지 물질을 평탄하게 제거하여 상기 리드 프레임의 하부 표면을 노출시키는 과정
    을 포함하는 반도체 패키지 제조 방법.
  17. 제 15 항에 있어서,
    상기 도금층을 형성하는 과정은,
    상기 상부 영역에 도금 차단막을 형성하는 과정과,
    도금 공정을 통해 상기 리드 프레임의 상부 표면 및 하부 표면 각각에 상기 도금층을 형성하는 과정과,
    잔류하는 상기 도금 차단막을 제거하는 과정
    을 포함하는 반도체 패키지 제조 방법.
  18. 제 17 항에 있어서,
    상기 도금 차단막은,
    포토레지스트 패턴인
    반도체 패키지 제조 방법.
  19. 접착 패드 상에 접착된 반도체 다이와,
    상기 접착 패드로부터 물리적으로 격리되며, 상부 측의 크기가 하부 측의 크기보다 상대적으로 큰 크기를 갖는 랜드와,
    상기 반도체 다이의 칩 패드와 상기 랜드 간을 연결하는 도전성 와이어와,
    상기 반도체 다이와 도전성 와이어를 매립하는 몰딩부재
    를 포함하는 반도체 패키지.
  20. 제 19 항에 있어서,
    상기 랜드의 상부 측 및 하부 측 구조 각각이 사각형 형상인
    반도체 패키지.
  21. 제 19 항에 있어서,
    상기 랜드의 상부 측 및 하부 측 구조 각각이 원 형상인
    반도체 패키지.
  22. 제 19 항에 있어서,
    상기 랜드의 상부 측이 사각형 형상이고, 하부 측이 원 형상인
    반도체 패키지.
  23. 제 19 항에 있어서,
    상기 랜드의 상부 측이 원 형상이고, 하부 측이 사각형 형상인
    반도체 패키지.
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