KR20010070056A - 반도체 장치 제조 공정 및 반도체 장치 - Google Patents

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KR20010070056A
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사무엘엘. 코프만
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비센트 비.인그라시아, 알크 엠 아헨
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Abstract

본 발명은 장치에 대해 패키지를 형성하기 위해 선택적인 도금 및 에칭을 사용하여 반도체 장치(70)를 제조하기 위한 공정에 관한 것이다. 도전 물질의 평면 시트(20)는 시트(20)의 한 면(23) 상에 복수의 다이 부착 영역(22)을 형성하고 시트의 반대면(27) 상에 리드 접촉부(26) 영역과 다이 접촉부(24) 영역을 정의하기 위해 전도 에칭 저항 물질로 선택적으로 도금된다. 상호 연결 결합 영역으로 작용하는 몰드 락(34)은 각각의 다이 부착 영역(22)과 관련하여 시트의 제 1 면(23) 상에 선택적으로 도금된다. 반도체 다이(40)는 각각의 다이 부착 영역(22)에 부착되고 몰드 락(34)의 상부에 결합(42) 된다. 하나의 몰드된 수지 하우징(50)은 모든 반도체 장치 다이(40)를 덮으며 형성된다. 전도 시트(20)의 하부면(27)은 절연 다이 접촉 영역(60) 및 리드 접촉 영역(62)을 형성하기 위해 에칭 마스크로서 도금된 에칭 저항 물질(24, 26)을 사용하여 선택적으로 에칭된다. 하나의 하우징(50)은 복수의 반도체 장치 다이를 복수의 개별적 장치 구조(70)로 분할하기 위해 절단될 수 있다.

Description

반도체 장치 제조 공정 및 반도체 장치{Semiconductor device and process for manufacturing and packaging a semiconductor device}
본 발명은 일반적으로 반도체 장치와 반도체 장치를 제조하는 공정에 관한 것이고, 특히, 반도체 장치와 특정 장치에 미리 재단된 커스터마이즈된 리드프레임(customized leadframe)을 요구하지 않는 반도체 장치를 제조하고 패키지화 하기 위한 공정에 관한 것이다.
반도체 장치는 써포트하고, 보호하는 패키지에 반도체 장치 다이를 장착하여 제조된다. 용어 "다이(die)"는 여기서 일반적인 반도체 산업의 관용어에 따라 단일 및 복수를 모두 포함하도록 사용될 것이다. 패키지는 장치를 위한 물리적 보호를 제공하고 반도체 장치 다이로 전기적 엑세스 또는 연결부를 제공하는 것을 포함하는 수많은 다른 작용을 하도록 서비스한다. 종래의 공정에서, 반도체 장치 다이는 미리 제조된 리드프레임 상에 장착된다. 디바이스 다이와 리드프레임 리드 사이에 전기적 연결부를 형성한 후, 다이와 이와 관련된 리드는 몰드된 플라스틱 하우징에 켑슐화된다.
이러한 종래의 반도체 장치 다이를 패키지화 하는 공정은 수많은 불이익 및 단점을 갖는다. 가장 중요한 불이익은 부분적으로 다음과 같은 사실의 결과인 높은 패키지화 비용이다. 즉, 각각의 다른 장치 타입이 다른 리드프레임을 요구하기 때문이다. 특히 이것은 고객이 커스텀 리드 구성을 요구하는 이들 응용에 대에 대해서도 적용된다. 반도체 장치 다이가 장착된 리드프레임은 보통 한 장의 금속으로부터 스템프되고, 결합력을 보장하도록 하는 금 또는 다른 금속으로 도금된다. 각각의 다른 리드프레임 구성은 고비용 및 긴 리드 시간 요구의 불이익을 갖는 고비용 스템핑 툴을 필요로 한다.
또한, 종래의 반도체 패키지는 사이즈가 상당히 크다. 이것은 TSSOP(thin, shrink, small outline package)와 같은 최소화된 패키지에 대해서도 적용된다. 오늘날의 최소화된 전자 장비 내의 많은 양의 유용한 공간을 소모하는 것 외에, 큰 패키지는 상대적으로 긴 패키지 리드로 인하여 RF 수행을 손상하는 높은 패키지 인덕턴스에 공헌한다. 또한, 수많은 요즘의 패키지는 좋지않은 터미널 특성을 갖고 있어서, 패키지된 장치가 장치 동작 동안 발생된 많은 양의 열을 충분히 방산할 수 없다.
종래의 패키징과 관련된 앞의 문제에 입각하여, 작고, 독특한 리드프레임을 요구하지 않고, 좋은 열 방산을 제공하고, 낮은 리드 인덕턴스를 갖고, 값싸고, 새로운 디자인을 수용하기 위해 짧은 소요 시간이 가능한 패키지된 장치를 제조하기 위한 공정이 요구된다.
도 1 내지 도 8은 은 본 발명의 한 실시예에 따른 공정 단계의 순서를 개략적으로 도시하는 단면도.
도 9 내지 도 11은 본 발명의 대안적인 실시예로부터의 다양한 장치 구조를 개략적으로 도시하는 단면도.
도 12 내지 도 17은 본 발명의 대안적인 실시예에 따른 공정 단계의 순서를 개략적으로 도시하는 단면도.
*도면의 주요부분에 대한 부호의 설명*
34 : 몰드 락 40 : 반도체 장치 다이
60 : 장치 다이 접촉부 84 : 반도체 장치
본 발명에 따라, 반도체 장치 및 반도체 장치를 제조하기 위한 공정이 제공되고, 여기서 커스터마이즈된 리드프레임이 리드프레임을 미리 형성하는 것보다는 장치 프로세싱 동안 선택적 에칭으로 형성된다. 공정은 커스트마이즈된 패키지 마운팅, 힛씽크(heatsink) 및 접촉 영역을 형성하기 위해 장치 제조 공정 동안 에칭되는 희생적인 전도 시트를 사용한다. 실시예에 따라, 단지 두 개 또는 세 개의 커스트마이즈된 포토 리소그라피 마스크가 이 장치를 생성하기 위해 필요하다. 본 발명의 다양한 실시예는 첨부된 도면 및 다음의 양호한 실시예의 상세한 설명을 참고로 이해될 수 있을 것이다.
도 1 내지 도 8은 본 발명의 한 실시예에 따른 공정 단계를 개략적으로 도시하는 단면도이다. 이 공정은 도 1에 도시된 바와 같이 도전 물질(20)의 시트로 시작한다. 양호한 실시예에서, 전도 시트(20)는 약 75미크론 - 250미크론의 두께(21)를 갖고 양호하게 약 125미크론의 두께를 갖는 구리 합금 또는 구리의 시트이다. 구리 또는 구리 합금은 구리가 상대적으로 값싸고, 쉽게 에칭되고, 열과 전기에 좋은 전도체이기 때문에 시트(20)에 대해서 양호한 물질이다. 시트(20)의 폭 및 길이는 특정 응용을 위해 선택될 수 있으나, 예를 들어, 약 4-10cm의 폭과 약 8-20cm의 길이일 수 있다.
도 2에 도시된 바와 같이, 공정은 시트(20)의 제 1 표면(23) 상의 복수의 다이 부착 패드(22)를 형성하면서 계속된다. 한 다이 부착 패드는 제조될 각각의 장치에 대해 형성된다. 가급적이면, 다이 부착 패드는 적어도 시트(20)의 표면의 중앙 부분의 전체에 균일 어레이로 배치된다. 복수의 장치 다이 접촉부(24) 및 복수의 장치 리드 접촉부(26)는 시트(20)의 제 2 표면(27) 상에 형성된다. 다이 접촉부(24)는 다이 부착 영역(22)과 정돈되어 양호하게 정의된다. 각각의 영역(22, 24, 26)은 선택적인 도금에 의해 형성될 수 있다. 선택적인 도금은 시트(20)의 각각의 측면에 포토-이미지 형성 레지스트의 층을 인가하고 공지된 포토리소그라피 기술을 사용하여 레지스트를 선택적으로 노출시켜 성취될 수 있다. 레지스트 층은공지된 방법으로 레지스트 층에 마스크 패턴을 복사하기 위해 패터닝된 마스크를 통해 적절한 파장의 발광을 비추어 노출될 수 있다.
그러면, 결과적인 패터닝된 레지스트는 도금 마스크로서 사용되고, 영역(22, 24, 26)은 패터닝된 레지스트에 의해 커버되지 않은 시트(20) 상의 이들 영역 상에 선택적으로 도금된다. 도금은 전해 도금, 비전해 도금, 또는 적절한 도금으로 이루어질 수 있다. 양호한 실시예에서, 도금 영역은 니켈과 팔라듐, 니켈과 금, 또는 니켈과 은의 순차적인 층으로 도금된다. 또한 다른 도금 금속 시스템도 사용될 수 있다. 양호한 금속 시스템은 모두 전도성 시트(20)에 좋은 부착 특성, 반도체 다이를 각각의 다이 부착 영역(22)에 부착하기 위해 다음으로 사용된 물질과 호환성, 및, 다음의 프로세싱 단계에서 에칭 마스크로서 활동하기 위한 장치 다이 접촉부(24)와 장치 리드 접촉부(26) 상의 도금된 물질의 능력을 갖는다. 또한, 장치의 의도된 사용 동안 장치를 회로 보드에 부착하기 위해 사용되는 땜납 또는 다른 물질과 호환되는 도금 영역(24 및 26)을 위해 물질이 사용되는 것도 바람직하다.
본 발명의 양호한 실시예에 따라, 공정은 시트(20)의 제 2 표면(27) 상에 포토-이미지 형성 레지스트 층(30)을 인가하고 전도 시트(20)의 제 1 표면(23) 상에 포토-이미지 형성 레지스트 층(32)을 인가하면서 계속된다. 층(32)은 도 3에 도시된 바와 같이 포토리소그라피적으로 패터닝된다. 개구가 장치 리드 접촉부(26)와 정렬하여 레지스트 층(32)에 제공된다. 그러면 패터닝된 레지스트 층(32)과 패터닝되지 않은 레지스트 층(30)은 도금 마스크로서 사용된다. 몰드 락(mold locks)(34)은 패터닝된 레지스트 층(32)에 제공된 개구를 통하여 도금되어 형성된다. 몰드 락(34)은 먼저 구리로 도금하고 그후 니켈과 팔라듐의 다음 층으로 도금되어 양호하게 형성된다. 다른 캡 층은 니켈과 금, 니켈과 은, 등등의 다음 층과 같이 구리 상에 도금될 수 있다. 이 다음의 층들은 좋은 부착력을 구리에 제공하고 다음의 프로세싱 단계에서 쉽게 결합할 수 있는 외부 표면을 제공하기 위해 선택된다. 양호한 실시예에서, 몰드 락은 다이 부착 영역(22) 상에 순차적으로 장착될 반도체 장치 다이의 두께와 그의 동일한 두께로 도금된다. 도금이 이러한 두께로 진행됨에 따라, 도금된 물질의 부분은 "버섯" 처럼되기 쉽고 패터닝된 레지스트 층(32)의 에지 상에 확장되기 쉽다. 몰드 락의 도금 동안, 패터닝되지 않은 레지스트 층(30)은 전도 시트(20)의 하부를 보호하고 이 표면 상의 도금을 방지한다.
도 4는 레지스트 층(30 및 32)의 제거 후의 장치 제조 공정을 도시하는 도면이다. 도금 동안 몰드 락의 버섯화는 몰드 락(34)이 표면(23)의 전도 시트(20)를 연결하는 바닥에서 보다 상부에서 넓게 퍼지도록 한다.
도 5에 도시된 바와 같이, 본 발명에 따라, 제조 공정은 각각의 복수의 다이 부착 영역(22)에 반도체 장치 다이(40)의 부착으로 계속된다. 반도체 장치 다이(40)는 장치 응용 및 의도된 터미널 및 요구된 전기적 특성에 의존하여 땜납, 전도 에폭시 수지, 등에 의해 부착될 수 있다. 다이 부착 영역(22)에 사용된 물질은 선택된 다이 부착 방법과 호환될 수 있도록 선택된다. 반도체 장치 다이를 복수의 다이 부착 영역에 부착한 후, 전기적 상호 연결부(42)는 반도체 장치 다이의 표면상의 전극(도시되지 않음)과 몰드 락(34)의 상부 사이에 확장하여 형성된다. 그러면, 몰드 락(34)은 아래에 설명되는 것과 같이 몰드 락으로서 역할을 하고 상호 연결 결합 영역으로서 역할을 한다. 상호 연결부(42)는 와이어 결합, TAB, 또는 반도체 산업에 사용되는 다른 종래의 상호 연결 기술에 의해 형성 될 수 있다. 몰드 락(34)의 상부 표면에 도금된 물질은 선택된 상호 연결 결합 기술을 편리하게 하기 위해 선택된다. 선택된 특정 기술과 무관하게, 상호 연결 결합은 시트(20)의 평면 상에 확장하고 반도체 장치 다이(40)의 상부 평면에 양호하게 인접한 몰드 락의 상부를 포함하여 용이하게 된다.
다이 부착 영역(22)에 반도체 장치 다이(40)의 부착과 전기적 상호 연결부(42)의 부착을 따라, 장치는 보호 수지(resin) 하우징에 캡슐화될 준비가 된다. 본 발명의 양호한 실시예에 따라, 모든 반도체 장치 다이 및 이들 각각의 상호 연결부 및 몰드 락은 도 6에 도시된 바와 같이 단일, 하나의 몰드된 수지 하우징(50)에 켑슐화 된다. 복수의 반도체 장치 다이는 전도 시트(20)와 부착된 다이를 수지 몰드에 배치하고, 이 몰드를 덮고, 복수의 다이 상의 하나의 하우징을 형성하기 위해 몰드 공동에 수지 인켑슐렌트(encapsulant)를 주입하여 하나의 몰드된 수지 하우징에 캡슐화 될 수 있다. 몰드 공동은 시트 상에 장착된 장치 다이의 타입에 무관하게 소정의 사이즈의 시트(20)를 수용하기 위해 크기가 정해진다. 이러한 하나의 몰드된 수지 하우징을 형성하고 공정의 시작 포인트로서 시트(20)에 대한 표준화된 사이즈를 사용하여, 동일한 몰드는 다양한 다른 장치 타입, 장치 형태, 및 장치 사이즈를 수용하도록 사용될 수 있다. 대안적으로, 커스트마이즈된 몰드는 각각의 반도체 장치 다이와 이것의 관련된 상호 연결부를 개별적인 수지 하우징에 제공하도록 사용될 수 있다. 또한, 본 발명에 따른 다른 실시예에 따라, 각각의 반도체 장치 다이는 글로브 탑 켑슐화(glob top encapsulation)에 의해 수지 하우징에 켑슐화 될 수 있다.
본 발명의 양호한 실시예에 따라, 전도 시트(20)는 에칭 마스크로서 장치 리드 접촉부(26)와 장치 다이 접촉부(24) 상의 도금된 에칭 저항 물질을 사용하여 선택적으로 에칭될 수 있다. 또한, 하나의 몰드된 수지 하우징(50)은 에칭 마스크로서 작용하며 에칭 공정 동안 반도체 장치 다이 및 이들의 관련된 상호 연결부를 보호한다. 전도 시트(20)의 투께를 완전히 에칭하여, 복수의 절연된 장치 다이 접촉부(60) 및 복수의 절연된 장치 리드 접촉부(62)가 도 7에 도시된 바와 같이 형성된다. 몰드 락(34)의 확대된 "버섯" 상부는 개별적인 장치 리드 접촉부가 몰드된 수지 하우징 내에 안전하게 홀드되도록 보장할 수 있도록 돕는다. 반도체 장치 다이(40)의 후면에 전기적 접촉부는 절연된 장치 다이 접촉부(60)를 접촉하여 만들어 질 수 있다. 반도체 장치 다이(40) 상의 각각의 장치 터미널에 전기적 접촉부는 절연된 장치 리드 접촉부(62)를 접촉하여 만들어 질 수 있다. 이제 오리지널 전도 시트(20) 상에 장착된 반도체 장치 다이 모두는 접촉부(60, 62)를 탐침하여 전기적으로 테스트될 수 있다. 개별적인 장치가 하나의 몰드된 수지 하우징(50)에 의해 홀드되어 있으므로, 복수의 다이의 테스트는 쉽게 자동화 될 수 있으며, 불합격 다이는 표기되거나 그렇지 않으면 나중에 버리기 위해 표시될 수 있다.
개별적인 접촉부(60, 62)를 절연하기 위한 전도 시트(20)의 에칭과 반도체 장치 다이의 선택적인 전기적 테스트에 따라, 수지 하우징과 여기에 켑슐화된 반도체 장치 다이는 어떤 종래의 분리 기술을 사용하여 개별적 장치로 분리될 수 있다. 양호한 실시예에서, 도 8에 도시된 바와 같이, 합성 수지 하우징은 개별적인 반도체 장치 다이를 개별화하기 위해 절단되고 이들과 관련된 상호 연결부는 복수의 분리된 최종 반도체 장치(70)를 생성하기 위해 절단된다.
본 발명에 따라, 장치(70)를 제조하기 위한 공정은 수많은 장점을 갖는다. 장치(70)는 장치 다이 접촉부(60)와 인접하게 이격된 장치 리드 접촉부(62)를 갖는 작은 사이즈가 된다. 단일 켑슐화 몰드는 장치 구성 및 사이즈의 폭넓은 변화를 위해 사용될 수 있다. 즉, 커스텀 켑슐화 몰드는 각각의 장치 타입에 대해 요구되지 않는다. 또한, 커스텀 리드프레임 및 커스텀 리드프레임과 관련된 툴은 각각의 다른 장치 구성 및 사이즈에 대해 필요하지 않다. 다소, 장치 리드 접촉부, 장치 다이 접촉부, 및, 몰드 락은 3개의 포토리소그라피 마스크 만큼 적게 사용하여 생성될 수 있다. 리드프레임을 생성하기 위한 포토리소그라피 마스크의 사용(더 많은 종래의 스템프 장비와 반대되는)은 빠른 소요 시간이 각각의 다른 장치 패키지에 대해 성취될 수 있다는 점에서 더욱 유리하다. 장치(70)는 장치 다이 접촉부(60)가 운영 장비로부터 열을 방출하기 편리하게 하기 위해 회로 보드 또는 다른 장비에 그렇지 않으면 부착되거나 납땜될 수 있기 때문에 반도체 장치 다이(40)의 열 내림을 제공할 수 있다.
도 9 내지 도 11은 본 발명의 다양한 실시예를 개략적으로 도시하는 단면도이다. 이제 도 9를 참고로, 장치(80)는 몰드된 수지 하우징(82)이 단일 하나의 수지 하우징의 복수의 인접한 장치에 따라 몰드되는 대신에 반도체 장치에 대해 개별적으로 구성된다는 점을 제외하고 일반적으로 장치(70)와 유사하다. 즉, 수지 하우징(82)은 각각의 반도체 장치에 대한 개별적 다이 공동을 갖는 수지 몰드를 사용하여 형성된다. 각각의 개별적인 장치(70 및 80)에서, 장치 다이 접촉부(60)는 반도체 장치 다이(40)와 거의 적합하게 동일한 사이즈이다.
도 10에 도시된 바와 같이, 반도체 장치(84)는 반도체 장치(70)와 유사하고, 장치(84)가 반도체 장치 다이(40)보다 큰 확장된 장치 다이 접촉부(86)를 갖는 점을 제외하고 유사한 방법으로 제조된다. 장치 다이 접촉부(86)의 사이즈는 도금된 다이 접촉 영역 금속화의 사이즈에 의해 결정된다. 확장된 장치 다이 접촉부는 향상된 터미널 분산을 제공한다. 또한, 확장된 장치 다이 접촉부(84)에 부가적인 몰드 락(88)이 제공된다. 부가적인 몰드 락은 몰드된 수지(90)의 확장된 장치 다이 접촉부를 안전하게 하도록 돕고 다운 결합(92)을 편리한 결합 영역에 제공한다. 다운 결합은 예를 들어, 장치 다이의 바닥 표면에 그라운드 접촉부에 부가적으로 장치 다이(40)의 상부에 그라운드 접촉부를 제공하기 위해 사용될 수 있다. 부가적인 몰드 락은 몰드 락(34)을 도금하도록 사용되는 레지스트 마스크에 부가적인 개구를 제공하여 형성된다.
도 11에 도시된 바와 같이, 반도체 장치(94)는 장치(70, 80, 및 84)를 제조하기 위해 사용된 공정과 유사한 공정으로 제조될 수 있다. 부가적으로, 장치(94)는 동일한 몰드된 수지 하우징(100) 내에 다중 반도체 장치 다이(96, 98)를 수용한다.
도 12 내지 도 17은 본 발명의 다른 실시예에 따른 공정 단계를 도시하는 단면도이다. 본 발명의 이 실시예는 큰 반도체 장치 다이를 포함하고 상당한 양의 열 에너지를 분산할 필요가 있는 전원 장치의 제조에 특히 유리하다. 위의 실시예에 설명된 바와 유사한 공정 단계에 관하여는 상세히 설명되지 않을 것이다.
도 12에 도시된 바와 같이, 공정은 전도 시트(120)로 시작되고, 이것은 양호한 실시예에서, 구리(124)의 상부 층과 구리(126)의 하부 층 사이에 센드위치된 몰리브덴(122)의 층을 포함한다. 다른 금속은 전도 시트(120)를 구성하기 위해 센드위치 구조에 사용될 수 있지만, 구리 및 몰리브덴은 높은 열 분산에 전도성이 있어 유리한 것으로 나타났다. 전도 시트(120)를 구성하는 금속을 선택하는 한 기준은 중앙 금속(122)이 층(124 및 126)을 에칭하기 위해 사용된 에첸트(etchant)에 반드시 저항해야 한다.
도 13에 도시된 바와 같이, 공정은 니켈과 팔라듐의 다음 층과 같은 금속 층으로 전도 시트(120)의 두 표면의 선택적인 도금으로 계속된다. 니켈과 팔라듐의 선택적인 도금은 다이 부착 영역(130), 몰드 락 영역(132), 다이 접촉 영역(134), 및 리드 접촉 영역(136)을 정의한다. 다이 부착 영역(130)은 다이 접촉 영역(134)과 양호하게 정렬되고, 몰드 락 영역(132)은 리드 접촉 영역(136)과 양호하게 정렬된다.
전도 시트(120) 상의 금속 층의 도금에 따라, 상부 층(124)은 에칭 마스크로써 몰드 락 영역(132)과 다이 접촉 영역(130) 상의 도금된 금속 층을 사용하여 에칭된다. 또한, 물론 전도 시트(120)의 뒷 표면은 이 에칭 단계 동안 확장에 보호되어야 하고 층(126)의 에칭을 피하는 것이 요구된다. 층(124)의 에칭은 몰리브덴층(122)의 부분이 노출될 때까지 계속된다. 이 깊이까지 에칭하여, 절연된 다이 접촉영역(138)과 몰드 락 영역(140)이 정의된다. 구리 층(124)의 에칭이 진행함에 따라, 에첸트는 아래가 잘린 영역(142)을 형성하면서 도금된 마스킹 층(131 및 132)의 아래를 자른다. 이들 아래가 잘린 영역은 몰드된 수지 바디가 결과적으로 다음 공정 단계에서 형성될 때, 다이 결합 영역(138)과 몰드 락 영역(140)이 몰드 락으로 작용하도록 할 것이다.
도 15에 도시된 바와 같이, 반도체 장치 다이(144)는 각각의 다이 부착 영역(138)에 부착된다. 전기적 상호 연결부(146)는 반도체 장치 다이(144)의 상부 표면 상의 터미널로부터 관련된 몰드 락 영역(140)으로의 확장으로 형성된다. 상호 연결부(146)는 앞서 설명한 바와 같이 형성될 수 있다.
도 16에 도시된 바와 같이, 본 발명의 양호한 실시예에 따라, 하나의 몰드된 수지 하우징은 복수의 반도체 장치 다이(144)와 그들의 관련된 상호 연결부 상에 형성된다. 몰딩 동작 동안 하부가 잘린 영역(142)은 다이 부착 영역(138)과 몰드 락 영역(140)이 수지 하우징에 확실히 잠기는 것을 보장하기 위한 역할을 한다.
도 17에 도시된 바와 같이, 개별적이고 절연된 다이 접촉 영역과 리드 접촉 영역이 에칭 마스크로써 에칭 저항 도금 영역(134 및 136)을 사용하여 구리 층(126)의 두께를 에칭하여 형성된다. 에칭은 다양한 장치 접촉 영역의 전기적 절연을 완성하기 위해 몰리브덴 층(122)의 두께를 통해 계속된다. 이 형식에서 복수의 반도체 장치는 필요하다면 전기적으로 테스트될 수 있다. 그러면, 장치 제조가 이미 설명한 바와 같이 복수의 개별적 반도체 장치를 형성하기 위해 하나의 플라스틱 하우징(148)을 통해 절단되어 완성될 수 있다.
이러한 방법으로 제조된 반도체 장치는 반도체 장치 다이가 장착된 커스텀 리드프레임을 설계하고 제조할 필요없이 생성될 수 있다. 단지 두 커스텀 포토리소그라피 마스크가 요구되어 커스트마이즈된 장치 제조가 짧은 소요시간으로 성취될 수 있다. 결과적인 장치는 사이즈가 컴팩트할 수 있으며, 높은 패키지 밀도와 리드 인덕턴스 감소에 대해 유리하고, 장치 동작 동안 발생된 열을 분산하기 위한 좋은 열 내림을 제공한다. 각각의 반도체 장치 다이(144)는 열 분산을 돕는 두꺼운 구리/몰리브덴/구리 열 내림에 배치되고 결합된다.
본 발명에 따라, 위에서 설명한 요구를 완전히 만족하는 반도체 장치를 제조하기 위한 공정이 명확히 제공되었다. 비록 본 발명에 따른 공정이 특정 실시예를 참고로 도시되고 설명되었지만, 본 발명은 이러한 실시예에 제한되지 않는다. 당업자는 다양한 변경과 변화가 본 발명의 범위를 벗어나지 않고 이루어 질 수 있음을 알 수 있을 것이다. 예를 들어, 다른 금속이 전도 시트를 위해 사용될 수 있을 뿐만 아니라 이 시트 상에 도금된 물질을 위해 사용될 수 있다. 또한, 다른 두께, 형태, 및 외형은 특정 장치 타입을 구현하기 위해 사용될 수 있다. 따라서, 첨부된 청구범위의 범위에 부합하는 모든 이러한 변경 및 변화를 본 발명의 범위 내로 포함하고자 한다.
본 발명은 작고, 독특한 리드프레임을 요구하지 않고, 좋은 열 방산을 제공하고, 낮은 리드 인덕턴스를 갖고, 값싸고, 새로운 디자인을 수용하기 위해 짧은 소요 시간으로도 가능한 패키지된 장치를 제조할 수 있다.

Claims (5)

  1. 반도체 장치(70)를 제조하기 위한 공정에 있어서,
    제 1 표면(27) 및 제 2 표면(23)과 두께(21)를 갖는 도전 물질의 시트(sheet)(20)를 제공하는 단계,
    상기 시트(20)의 제 1 표면(27)에 에칭 저항 물질(24, 26)을 선택적으로 인가하는 단계,
    상기 시트(20)의 제 2 표면(23)으로부터 위로 확장하는 몰드 락(mold lock)(34)을 형성하는 단계,
    상기 시트(20)의 제 2 표면(23)에 반도체 다이를 부착하는 단계,
    상기 반도체 다이(40)에서 몰드 락(34) 까지 전기적 연결부(42)를 형성하는 단계,
    상기 몰드 락(34), 반도체 다이(40), 및 전기적 연결부(42)를 켑슐화하기 위해 시트(20)의 제 2 표면(23)위에 놓이는 켑슐화 수지(encapsulating resin)(50)를 제공하는 단계, 및
    상기 에칭 저항 물질(24, 26)을 에칭 마스크로 사용하여 상기 제 1 표면(27)으로부터 시트(20)의 두께(21)를 선택적으로 에칭하는 단계를 포함하는 반도체 장치 제조 공정.
  2. 제 1 항에 있어서,
    상기 몰드 락(34)을 형성하는 단계는,
    도전 물질의 상기 시트(20)의 제 2 표면(23) 상에 패터닝된 도금 마스크(32)를 형성하는 단계,
    상기 패터닝된 도금 마스크(32)에서 개구를 통해 노출된 도전 물질의 시트(20)의 부분을 구리로 도금하는 단계, 및
    상기 패터닝된 도금 마스크(32)를 제거하는 단계를 포함하는 반도체 장치 제조 공정.
  3. 복수의 반도체 장치(70)를 제조하기 위한 공정에 있어서,
    제 1 측면(23) 및 제 2 측면(27)을 갖는 제 1 도전 물질의 시트(sheet)(20)를 제공하는 단계,
    복수의 다이 부착 영역(22)을 형성하기 위해 제 2 도전 물질로 상기 시트(20)의 제 1 측면(23)을 선택적으로 도금하는 단계,
    복수의 장치 리드 접촉부(26) 및 복수의 장치 다이 접촉부(24)를 정의하기 위해 제 3 에칭 저항 도전 물질로 시트의 제 2 측면(27)을 선택적으로 도금하는 단계로서, 상기 장치 다이 접촉부(24)는 상기 다이 부착 영역(22)과 정렬되어 정의되는 도금 단계,
    복수의 몰드 락(34)을 상기 복수의 장치 리드 접촉부(26)와 정렬하여 형성하기 위해 제 4 도전 물질로 시트(20)의 제 1 측면(23)을 선택적으로 도금하는 단계,
    각각의 상기 복수의 다이 부착 영역(22)에 반도체 다이(40)를 부착하는 단계,
    각각의 상기 반도체 다이(40)로부터 몰드 락(34) 중 관련된 하나까지 확장하는 전기적 상호 연결부(42)를 형성하는 단계,
    하나의 몰드된 수지 하우징(50)에 모든 반도체 다이와 전기적 상호 연결부를 켑슐화하는 단계,
    복수의 절연 장치 리드 접촉부(62)와 복수의 절연 장치 다이 접촉부(60)를 형성하기 위해 에칭 마스크로서 상기 제 3 에칭 저항 도전 물질(24, 26)을 사용하여 제 2 측면(27)으로부터 시트(20)를 선택적으로 에칭하는 단계, 및
    상기 복수의 반도체 다이(40)를 복수의 개별적인 장치 구조(70)로 분리하기 위해 하나의 몰드된 수지 하우징(50)을 절단하는 단계를 포함하는 복수의 반도체 장치 제조 공정.
  4. 복수의 반도체 장치를 제조하는 공정에 있어서,
    희생적인 물질의 전도 시트(20)를 제공하는 단계,
    상기 전도 시트(20)의 제 1 표면(23) 상에 복수의 상호 연결 결합 영역(34)과 복수의 다이 부착 영역(22)을 정의하는 단계,
    상기 다이 부착 영역(22)에 복수의 반도체 장치 다이(40)를 부착하는 단계,
    각각의 상기 반도체 장치 다이(40)와 상호 연결 결합 영역(34)의 관련된 하나 사이에 상호 연결부(42)를 제공하는 단계,
    하나의 수지 하우징(50)에 복수의 반도체 장치 다이를 켑슐화하는 단계,
    상기 전도 시트의 제 1 부분을 제거하기 위해 전도 시트를 선택적으로 에칭하고, 다이 에칭 영역(22)과 상호 연결 결합 영역(34)에 결합된 전도 시트(20)의 제 2 부분(60, 62)을 남기는 단계, 및
    상기 반도체 장치 다이를 개별화하기 위해 하나의 수지 하우징을 절단하는 단계를 포함하는 복수의 반도체 장치 제조 공정.
  5. 복수의 반도체 장치를 제조하기 위한 공정에 있어서,
    제 1 측면(23) 및 제 2 측면을 갖고 구리를 포함하는 시트(20)를 제공하는 단계,
    복수의 다이 부착 영역(22)을 형성하기 위해 상기 시트(20)의 제 1 측면(23)을 선택적으로 도금하는 단계,
    복수의 결합 접촉 영역(26) 및 복수의 다이 접촉 영역(24)을 정의하기 위해 전도 에칭 저항 물질로 시트의 제 2 측면(27)을 선택적으로 도금하는 단계로서, 상기 다이 접촉 영역(24)은 상기 다이 부착 영역(22)과 정렬되는 도금 단계,
    복수의 몰드 락(34)을 형성하기 위해 구리로 시트의 제 1 표면(23)을 선택적으로 도금하는 단계로서, 각각의 상기 몰드 락(34)은 복수의 결합 접촉 영역(26) 중 개별적인 하나에 정렬되고, 결합 표면을 갖는 도금 단계,
    각각의 상기 복수의 다이 부착 영역(22)에 반도체 다이(40)를 부착하는 단계,
    각각의 상기 반도체 다이(40)와 결합 표면(34) 중 관련된 하나 사이에 전기적 상호 연결부(42)를 제공하는 단계,
    모든 상기 반도체 다이(40)를 켑슐화하는 하나의 수지 하우징(50)을 형성하는 단계,
    상기 시트를 복수의 전기적 절연 다이 접촉 영역(60)과 복수의 결합 접촉 영역(62)으로 분리하기 위해 에칭 마스크로써 에칭 저항 도전 물질(24, 26)을 사용하여 시트의 제 2 표면(27)을 에칭하는 단계, 및
    상기 반도체 다이를 복수의 반도체 장치(70)로 개별화 하기 위해 하나의 수지 하우징을 절단하는 단계를 포함하는 복수의 반도체 장치 제조 공정.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386817B1 (ko) * 2001-06-28 2003-06-09 동부전자 주식회사 칩 스케일형 반도체 패키지 제조 방법
KR20040011952A (ko) * 2002-07-31 2004-02-11 (주)칩트론 반도체 제조공정

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342730B1 (en) * 2000-01-28 2002-01-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
EP1122778A3 (en) * 2000-01-31 2004-04-07 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
US7091606B2 (en) * 2000-01-31 2006-08-15 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device and semiconductor module
US7173336B2 (en) 2000-01-31 2007-02-06 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
JP2001338947A (ja) * 2000-05-26 2001-12-07 Nec Corp フリップチップ型半導体装置及びその製造方法
US6611053B2 (en) * 2000-06-08 2003-08-26 Micron Technology, Inc. Protective structure for bond wires
US6683368B1 (en) 2000-06-09 2004-01-27 National Semiconductor Corporation Lead frame design for chip scale package
TW507482B (en) * 2000-06-09 2002-10-21 Sanyo Electric Co Light emitting device, its manufacturing process, and lighting device using such a light-emitting device
DE10047135B4 (de) * 2000-09-22 2006-08-24 Infineon Technologies Ag Verfahren zum Herstellen eines Kunststoff umhüllten Bauelementes und Kunststoff umhülltes Bauelement
US6689640B1 (en) 2000-10-26 2004-02-10 National Semiconductor Corporation Chip scale pin array
JP3895570B2 (ja) * 2000-12-28 2007-03-22 株式会社ルネサステクノロジ 半導体装置
US6551859B1 (en) * 2001-02-22 2003-04-22 National Semiconductor Corporation Chip scale and land grid array semiconductor packages
JP3609737B2 (ja) * 2001-03-22 2005-01-12 三洋電機株式会社 回路装置の製造方法
JP4708625B2 (ja) * 2001-04-26 2011-06-22 三洋電機株式会社 ボンディング装置およびそれを用いた半導体装置の製造方法
JP4611569B2 (ja) * 2001-05-30 2011-01-12 ルネサスエレクトロニクス株式会社 リードフレーム及び半導体装置の製造方法
JP5531172B2 (ja) * 2001-06-19 2014-06-25 Ｓｈマテリアル株式会社 リードフレーム及びその製造方法
EP2312630A1 (en) * 2001-07-09 2011-04-20 Sumitomo Metal Mining Company Limited Leadframe and method of manufacturing the same
JP4682477B2 (ja) * 2001-08-01 2011-05-11 ソニー株式会社 電子部品実装基板及びその製造方法
SG120858A1 (en) * 2001-08-06 2006-04-26 Micron Technology Inc Quad flat no-lead (qfn) grid array package, methodof making and memory module and computer system including same
KR20030019082A (ko) * 2001-08-27 2003-03-06 산요 덴키 가부시키가이샤 회로 장치의 제조 방법
DE10148042B4 (de) * 2001-09-28 2006-11-09 Infineon Technologies Ag Elektronisches Bauteil mit einem Kunststoffgehäuse und Komponenten eines höhenstrukturierten metallischen Systemträgers und Verfahren zu deren Herstellung
US20030178707A1 (en) * 2002-03-21 2003-09-25 Abbott Donald C. Preplated stamped small outline no-lead leadframes having etched profiles
CN100372105C (zh) * 2002-04-11 2008-02-27 Nxp股份有限公司 半导体器件
WO2003085728A1 (en) * 2002-04-11 2003-10-16 Koninklijke Philips Electronics N.V. Carrier, method of manufacturing a carrier and an electronic device
US7799611B2 (en) * 2002-04-29 2010-09-21 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US8236612B2 (en) * 2002-04-29 2012-08-07 Unisem (Mauritius) Holdings Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
DE10240461A1 (de) * 2002-08-29 2004-03-11 Infineon Technologies Ag Universelles Gehäuse für ein elektronisches Bauteil mit Halbleiterchip und Verfahren zu seiner Herstellung
US20040058478A1 (en) * 2002-09-25 2004-03-25 Shafidul Islam Taped lead frames and methods of making and using the same in semiconductor packaging
US20040178483A1 (en) * 2003-03-12 2004-09-16 Cheng-Ho Hsu Method of packaging a quad flat no-lead semiconductor and a quad flat no-lead semiconductor
SG119185A1 (en) 2003-05-06 2006-02-28 Micron Technology Inc Method for packaging circuits and packaged circuits
JP2005077955A (ja) * 2003-09-02 2005-03-24 Sanyo Electric Co Ltd エッチング方法およびそれを用いた回路装置の製造方法
CN100541753C (zh) * 2003-10-15 2009-09-16 Nxp股份有限公司 电子器件及其制造方法
US7144490B2 (en) * 2003-11-18 2006-12-05 International Business Machines Corporation Method for selective electroplating of semiconductor device I/O pads using a titanium-tungsten seed layer
CN100361293C (zh) * 2004-04-28 2008-01-09 络达科技股份有限公司 内含无源元件的外露式有源元件基座模块
KR100881476B1 (ko) * 2004-07-15 2009-02-05 다이니폰 인사츠 가부시키가이샤 반도체장치와 반도체장치 제조용 기판 및 반도체장치제조용 기판의 제조방법
CN100555608C (zh) * 2004-07-15 2009-10-28 大日本印刷株式会社 半导体装置与半导体装置制造用基板及它们的制造方法
US7095096B1 (en) 2004-08-16 2006-08-22 National Semiconductor Corporation Microarray lead frame
US7413995B2 (en) * 2004-08-23 2008-08-19 Intel Corporation Etched interposer for integrated circuit devices
DE102004048202B4 (de) * 2004-09-30 2008-05-21 Infineon Technologies Ag Verfahren zur Vereinzelung von oberflächenmontierbaren Halbleiterbauteilen und zur Bestückung derselben mit Außenkontakten
US7049208B2 (en) 2004-10-11 2006-05-23 Intel Corporation Method of manufacturing of thin based substrate
US7358444B2 (en) * 2004-10-13 2008-04-15 Intel Corporation Folded substrate with interposer package for integrated circuit devices
JP2008532267A (ja) * 2005-02-23 2008-08-14 エルジーマイクロン リミテッド リードフレーム
CN100370589C (zh) * 2005-04-07 2008-02-20 江苏长电科技股份有限公司 新型集成电路或分立元件超薄无脚封装工艺
US7846775B1 (en) 2005-05-23 2010-12-07 National Semiconductor Corporation Universal lead frame for micro-array packages
US7495330B2 (en) * 2005-06-30 2009-02-24 Intel Corporation Substrate connector for integrated circuit devices
WO2007005639A2 (en) * 2005-06-30 2007-01-11 Controlled Semiconductor, Inc. Lead frame isolation using laser technology
JP2008545265A (ja) * 2005-07-07 2008-12-11 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ パッケージ、該パッケージを製造する方法、及び該方法の使用
EP1921674A4 (en) * 2005-08-10 2010-08-25 Mitsui High Tec SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
US7445967B2 (en) * 2006-01-20 2008-11-04 Freescale Semiconductor, Inc. Method of packaging a semiconductor die and package thereof
TWI311352B (en) * 2006-03-24 2009-06-21 Chipmos Technologies Inc Fabricating process of leadframe-based bga packages and leadless leadframe utilized in the process
DE102006023998B4 (de) * 2006-05-22 2009-02-19 Infineon Technologies Ag Elektronische Schaltungsanordnung und Verfahren zur Herstellung einer solchen
DE102006044690B4 (de) * 2006-09-22 2010-07-29 Infineon Technologies Ag Elektronisches Bauteil und Verfahren zum Herstellen
TWI313943B (en) * 2006-10-24 2009-08-21 Chipmos Technologies Inc Light emitting chip package and manufacturing thereof
CN101601133B (zh) * 2006-10-27 2011-08-10 宇芯（毛里求斯）控股有限公司 部分图案化的引线框以及在半导体封装中制造和使用其的方法
EP2123126A2 (en) * 2006-12-06 2009-11-25 Nxp B.V. Optical electrical system in package for led based lighting systems
CN101241890B (zh) * 2007-02-06 2012-05-23 百慕达南茂科技股份有限公司 芯片封装结构及其制作方法
US8133764B2 (en) * 2007-02-14 2012-03-13 Npx B.V. Embedded inductor and method of producing thereof
US7696062B2 (en) * 2007-07-25 2010-04-13 Northrop Grumman Systems Corporation Method of batch integration of low dielectric substrates with MMICs
US7671452B1 (en) * 2007-08-17 2010-03-02 National Semiconductor Corporation Microarray package with plated contact pedestals
JP2009049173A (ja) * 2007-08-20 2009-03-05 Mitsui High Tec Inc 半導体装置及びその製造方法
WO2009036604A1 (en) * 2007-09-20 2009-03-26 Asat Limited Etching isolation of lpcc/qfn strip
US8084299B2 (en) 2008-02-01 2011-12-27 Infineon Technologies Ag Semiconductor device package and method of making a semiconductor device package
US8115285B2 (en) * 2008-03-14 2012-02-14 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having a protective layer to enhance surface mounting and manufacturing methods thereof
US8375577B2 (en) * 2008-06-04 2013-02-19 National Semiconductor Corporation Method of making foil based semiconductor package
US20100044850A1 (en) 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
TWI372454B (en) * 2008-12-09 2012-09-11 Advanced Semiconductor Eng Quad flat non-leaded package and manufacturing method thereof
JP4811520B2 (ja) * 2009-02-20 2011-11-09 住友金属鉱山株式会社 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置
JP5526575B2 (ja) * 2009-03-30 2014-06-18 凸版印刷株式会社 半導体素子用基板の製造方法および半導体装置
US8124447B2 (en) 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US8551820B1 (en) 2009-09-28 2013-10-08 Amkor Technology, Inc. Routable single layer substrate and semiconductor package including same
US20110115067A1 (en) * 2009-11-18 2011-05-19 Jen-Chung Chen Semiconductor chip package with mold locks
US20110117232A1 (en) * 2009-11-18 2011-05-19 Jen-Chung Chen Semiconductor chip package with mold locks
US20110163430A1 (en) * 2010-01-06 2011-07-07 Advanced Semiconductor Engineering, Inc. Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
CN101853834B (zh) * 2010-04-28 2012-01-04 江苏长电科技股份有限公司 下沉基岛及埋入型基岛引线框结构及其先刻后镀方法
TWI420630B (zh) 2010-09-14 2013-12-21 Advanced Semiconductor Eng 半導體封裝結構與半導體封裝製程
EP2432038A1 (en) * 2010-09-17 2012-03-21 Liang Meng Plastic Share Co. Ltd. Light emitting diode package structure
US8669649B2 (en) 2010-09-24 2014-03-11 Stats Chippac Ltd. Integrated circuit packaging system with interlock and method of manufacture thereof
TWI419290B (zh) 2010-10-29 2013-12-11 Advanced Semiconductor Eng 四方扁平無引腳封裝及其製作方法
TWI445100B (zh) 2011-05-20 2014-07-11 Subtron Technology Co Ltd 封裝結構及其製作方法
US8502363B2 (en) 2011-07-06 2013-08-06 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with solder joint enhancement element and related methods
CN102376672B (zh) * 2011-11-30 2014-10-29 江苏长电科技股份有限公司 无基岛球栅阵列封装结构及其制造方法
CN102683315B (zh) * 2011-11-30 2015-04-29 江苏长电科技股份有限公司 滚镀四面无引脚封装结构及其制造方法
US8674487B2 (en) 2012-03-15 2014-03-18 Advanced Semiconductor Engineering, Inc. Semiconductor packages with lead extensions and related methods
US9653656B2 (en) 2012-03-16 2017-05-16 Advanced Semiconductor Engineering, Inc. LED packages and related methods
US9059379B2 (en) 2012-10-29 2015-06-16 Advanced Semiconductor Engineering, Inc. Light-emitting semiconductor packages and related methods
US9911685B2 (en) 2012-11-09 2018-03-06 Amkor Technology, Inc. Land structure for semiconductor package and method therefor
KR20140060390A (ko) 2012-11-09 2014-05-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지의 랜드 및 그 제조 방법과 이를 이용한 반도체 패키지 및 그 제조 방법
US9947636B2 (en) * 2014-06-02 2018-04-17 Stmicroelectronics, Inc. Method for making semiconductor device with lead frame made from top and bottom components and related devices
US9472528B2 (en) * 2014-06-05 2016-10-18 Freescale Semiconductor, Inc. Integrated electronic package and method of fabrication
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
JP6555927B2 (ja) * 2015-05-18 2019-08-07 大口マテリアル株式会社 半導体素子搭載用リードフレーム及び半導体装置の製造方法
JP6777365B2 (ja) * 2016-12-09 2020-10-28 大口マテリアル株式会社 リードフレーム
TWM555065U (zh) * 2017-09-05 2018-02-01 恆勁科技股份有限公司 電子封裝件及其封裝基板
US11887916B2 (en) 2020-09-09 2024-01-30 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01106456A (ja) * 1987-10-19 1989-04-24 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP2840317B2 (ja) * 1989-09-06 1998-12-24 新光電気工業株式会社 半導体装置およびその製造方法
JP2781018B2 (ja) * 1989-09-06 1998-07-30 新光電気工業株式会社 半導体装置およびその製造方法
JPH0369248U (ko) * 1989-11-10 1991-07-09
JP2784248B2 (ja) * 1990-06-21 1998-08-06 新光電気工業株式会社 半導体装置の製造方法
US6072239A (en) 1995-11-08 2000-06-06 Fujitsu Limited Device having resin package with projections
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
KR0185512B1 (ko) * 1996-08-19 1999-03-20 김광호 칼럼리드구조를갖는패키지및그의제조방법
JP3521758B2 (ja) * 1997-10-28 2004-04-19 セイコーエプソン株式会社 半導体装置の製造方法
US6333252B1 (en) * 2000-01-05 2001-12-25 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6261864B1 (en) * 2000-01-28 2001-07-17 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6342730B1 (en) * 2000-01-28 2002-01-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6306685B1 (en) * 2000-02-01 2001-10-23 Advanced Semiconductor Engineering, Inc. Method of molding a bump chip carrier and structure made thereby
US6238952B1 (en) * 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386817B1 (ko) * 2001-06-28 2003-06-09 동부전자 주식회사 칩 스케일형 반도체 패키지 제조 방법
KR20040011952A (ko) * 2002-07-31 2004-02-11 (주)칩트론 반도체 제조공정

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