KR20030019082A - 회로 장치의 제조 방법 - Google Patents

회로 장치의 제조 방법 Download PDF

Info

Publication number
KR20030019082A
KR20030019082A KR1020020029513A KR20020029513A KR20030019082A KR 20030019082 A KR20030019082 A KR 20030019082A KR 1020020029513 A KR1020020029513 A KR 1020020029513A KR 20020029513 A KR20020029513 A KR 20020029513A KR 20030019082 A KR20030019082 A KR 20030019082A
Authority
KR
South Korea
Prior art keywords
block
manufacturing
conductive foil
conductive pattern
circuit
Prior art date
Application number
KR1020020029513A
Other languages
English (en)
Inventor
고바야시요시유끼
사까모또노리아끼
세끼고우지
다까하시고우지
Original Assignee
산요 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2001255474A external-priority patent/JP4708625B2/ja
Application filed by 산요 덴키 가부시키가이샤 filed Critical 산요 덴키 가부시키가이샤
Publication of KR20030019082A publication Critical patent/KR20030019082A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85203—Thermocompression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Wire Bonding (AREA)

Abstract

세라믹 기판, 플렉시블 시트 등을 지지 기판으로 하여 회로 소자가 실장된 회로 장치가 있다. 그러나, 회로 장치가 소형 박형화된 경우에 양산성이 높은 제조 방법이 확립되어 있지 않은 문제가 있었다. 본원 발명은 클램퍼(70)로 도전박(60)의 블록(62)의 가장자리를 압착하고, 블록(62) 내의 탑재부(65)의 회로 소자(52A)와, 원하는 도전 패턴(51B)과의 와이어 본딩을 일괄적으로 행함으로써, 효율적으로 와이어 본딩을 행한다. 와이어 본딩 시에, 클램퍼(70)에 설치된 회로(75, 76)로부터 질소 가스를 도전박(60)으로 분사함으로써, 도전박(60)의 산화를 방지한다.

Description

회로 장치의 제조 방법{MANUFACTURING METHOD OF CIRCUIT DEVICE}
본 발명은 회로 장치의 제조 방법에 관한 것으로, 특히 지지 기판을 필요로 하지 않는 박형의 회로 장치의 제조 방법에 관한 것이다.
종래, 전자 기기에 세트되는 회로 장치는 휴대 전화, 휴대용 컴퓨터 등에 채용되기 때문에, 소형화, 박형화, 경량화가 요구되고 있다.
예를 들면, 회로 장치로서 반도체 장치를 예로 들어 설명하면, 일반적인 반도체 장치로서, 종래 통상의 트랜스퍼 몰드로 밀봉된 패키지형 반도체 장치가 있다. 이 반도체 장치는, 도 13과 같이, 프린트 기판 PS에 실장된다.
또한, 이 패키지형 반도체 장치는, 반도체 칩(2)의 주위를 수지층(3)으로 피복하고, 이 수지층(3)의 측부로부터 외부 접속용의 리드 단자(4)가 도출된 것이다.
그러나 이 패키지형 반도체 장치(1)는, 리드 단자(4)가 수지층(3)으로부터 밖으로 돌출되어 있고, 전체적인 사이즈가 커서, 소형화, 박형화 및 경량화를 만족시키지 못했다.
그 때문에, 각 회사가 경쟁하여 소형화, 박형화 및 경량화를 실현하기 위해, 다양한 구조를 개발하여, 최근에는 CSP(칩 사이즈 패키지)라고 하는 칩의 사이즈와 동등한 웨이퍼 스케일 CSP, 또는 칩 사이즈보다 약간 큰 사이즈의 CSP가 개발되었다.
도 14는, 지지 기판으로서 유리 에폭시 기판(5)을 채용한 칩 사이즈보다 약간 큰 CSP(6)를 도시하고 있다. 여기서는 유리 에폭시 기판(5)에 트랜지스터 칩 T가 실장된 것으로 설명한다.
이러한 유리 에폭시 기판(5)의 표면에는, 제1 전극(7), 제2 전극(8) 및 다이 패드(9)가 형성되고, 이면에는 제1 이면 전극(10)과 제2 이면 전극(11)이 형성되어 있다. 그리고 관통 홀 TH를 통해, 상기 제1 전극(7)과 제1 이면 전극(10), 제2 전극(8)과 제2 이면 전극(11)이 각각 전기적으로 접속되어 있다. 또한 다이 패드(9)에는 상기 베어 트랜지스터 칩 T가 고착되고, 트랜지스터의 에미터 전극과 제1 전극(7)이 금속 세선(12)을 통해 접속되며, 트랜지스터의 베이스 전극과 제2 전극(8)이 금속 세선(12)을 통해 접속되어 있다. 또한 트랜지스터 칩 T를 피복하도록 유리 에폭시 기판(5)에 수지층(13)이 형성되어 있다.
상기 CSP(6)는, 유리 에폭시 기판(5)을 채용하지만, 웨이퍼 스케일 CSP와 달리, 칩 T로부터 외부 접속용의 이면 전극(10, 11)까지의 연장 구조가 간단하여, 염가로 제조할 수 있다는 장점을 갖는다.
또한 상기 CSP(6)는, 도 13과 같이, 프린트 기판 PS에 실장된다. 프린트 기판 PS에는, 전기 회로를 구성하는 전극, 배선이 형성되고, 상기 CSP(6), 패키지형 반도체 장치(1), 칩 저항 CR 또는 칩 컨덴서 CC 등이 전기적으로 접속되어 고착된다.
그리고 이 프린트 기판으로 구성된 회로는 다양한 세트의 내에 장착된다.
이어서, 이 CSP의 제조 방법을 도 15 및 도 16을 참조하면서 설명한다.
우선 기재(지지 기판)로서 유리 에폭시 기판(5)을 준비하고, 이 양면에 절연성 접착제를 사이에 두고 Cu박(20, 21)을 압착한다(이상 도 15의 (a)를 참조).
계속해서, 제1 전극(7), 제2 전극(8), 다이 패드(9), 제1 이면 전극(10) 및 제2 이면 전극(11)에 대응하는 Cu박(20, 21)에 내에칭성의 레지스트(22)를 피복하고, Cu박(20, 21)을 패터닝한다. 또한, 패터닝은 표면과 이면에서 따로따로 해도 된다(이상 도 15의 (b)를 참조).
계속해서, 드릴이나 레이저를 이용하여 관통 홀 TH를 위한 구멍을 상기 유리 에폭시 기판에 형성하고, 이 구멍에 도금을 실시하여, 관통 홀 TH를 형성한다. 이 관통 홀 TH에 의해 제1 전극(7)과 제1 이면 전극(10), 제2 전극(8)과 제2 이면 전극(11)이 전기적으로 접속된다(이상 도 15의 (c)를 참조).
또한, 도면에서는 생략하였지만, 본딩 포스트로 구성되는 제1 전극(7), 제2 전극(8)에 Au 도금을 실시함과 함께, 다이본딩 포스트로 되는 다이 패드(9)에 Au 도금을 실시하고, 트랜지스터 칩 T를 다이본딩한다.
마지막으로, 트랜지스터 칩 T의 에미터 전극과 제1 전극(7), 트랜지스터 칩 T의 베이스 전극과 제2 전극(8)을 금속 세선(12)을 통해 접속하고, 수지층(13)으로 피복한다(이상 도 15의 (d)를 참조).
이상의 제조 방법에 의해, 지지 기판(5)을 채용한 CSP형의 전기 소자가 완성된다. 이 제조 방법은, 지지 기판으로서 플렉시블 시트를 채용해도 된다.
한편, 세라믹 기판을 채용한 제조 방법을 도 16의 플로우에 나타낸다. 지지 기판인 세라믹 기판을 준비한 후, 관통 홀을 형성하고, 그 후, 도전 페이스트를 사용하여, 표면과 이면의 전극을 인쇄하고, 소결한다. 그 후, 상기 제조 방법의 수지층을 피복할 때까지는 도 15의 제조 방법과 동일하지만, 세라믹 기판은 매우 약해서, 플렉시블 시트나 유리 에폭시 기판과 달리, 바로 깨어지기 때문에 금형을 이용한 몰드를 행할 수 없다고 하는 문제가 있다. 그 때문에, 밀봉 수지를 포팅(potting)하여, 경화한 후, 밀봉 수지를 평평하게 하는 연마를 실시하고, 마지막으로 다이싱 장치를 사용하여 개별 분리한다.
도 14에서, 트랜지스터 칩 T, 접속 수단(7∼12) 및 수지층(13)은, 외부와의 전기적 접속, 트랜지스터의 보호를 위해 필요한 구성 요소이지만, 이러한 구성 요소로 인해 소형화, 박형화, 경량화를 실현하는 회로 소자를 제공하는 것은 어려웠다.
또한, 지지 기판이 되는 유리 에폭시 기판(5)은, 상술한 바와 같이 본래 불필요한 것이다. 그러나 제조 방법상, 전극을 접합하기 위해, 지지 기판으로서 채용하므로, 이 유리 에폭시 기판(5)을 없앨 수 없었다.
그 때문에, 이 유리 에폭시 기판(5)을 채용함으로써, 비용이 상승하고, 또한 유리 에폭시 기판(5)이 두껍기 때문에, 회로 소자가 두꺼워져, 소형화, 박형화, 경량화에 한계가 있었다.
또한, 유리 에폭시 기판이나 세라믹 기판에서는 반드시 양면의 전극을 접속하는 관통 홀 형성 공정이 불가결하여, 제조 공정도 길어지는 문제도 있었다.
도 1은 본 발명의 제조 플로우를 설명하는 도면.
도 2는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 3은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 4는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 5는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 6은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 7은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 8은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 9는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 10은 본 발명의 회로 장치를 설명하는 도면.
도 11은 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 12는 본 발명의 회로 장치의 제조 방법을 설명하는 도면.
도 13은 종래의 회로 장치의 실장 방법을 설명하는 도면.
도 14는 종래의 회로 장치를 설명하는 도면.
도 15는 종래의 회로 장치의 제조 방법을 설명하는 도면.
도 16은 종래의 제조 플로우를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
50 : 절연성 수지
51 : 도전 패턴
52 : 회로 소자
53 : 회로 장치
61 : 분리홈
62 : 블록
70 : 클램퍼
본 발명은, 상술한 많은 과제를 감안하여 이루어진 것으로, 도전박을 준비하고, 적어도 회로 소자의 탑재부를 다수개 형성하는 도전 패턴을 제외한 영역의 상기 도전박에 상기 도전박의 두께보다 얕은 분리홈을 형성하여 도전 패턴을 형성하는 공정과, 원하는 상기 도전 패턴의 상기 각 탑재부에 회로 소자를 고착하는 공정과, 상기 회로 소자와 원하는 도전 패턴을 와이어 본딩하는 공정과, 각 탑재부의 상기 회로 소자를 일괄적으로 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 공통 몰드하는 공정과, 상기 분리홈을 형성하지 않는 두꺼운 부분의 상기 도전박을 제거하는 공정과, 상기 절연성 수지를 각 탑재부마다 다이싱에 의해 분리하는 공정을 포함하는 것을 특징으로 한다.
본 발명에서는, 도전 패턴을 형성하는 도전박이 공정을 시작할 때의 재료이고, 절연성 수지가 몰드될 때까지는 도전박이 지지 기능을 가지며, 몰드 후에는 절연성 수지가 지지 기능을 가지게 되어 지지 기판이 불필요해지므로, 종래의 과제를 해결할 수 있다.
또한 본 발명에서는, 와이어 본딩 공정에서, 도전박을 블록마다 클램퍼로 1번 압착하고, 블록 내의 각 회로 소자와 원하는 도전 패턴과의 와이어 본딩을 일괄적으로 행함으로써, 다수개의 회로 장치를 양산할 수 있어, 종래의 과제를 해결할 수 있다.
또한 본 발명에서는, 와이어 본딩 공정에서, 클램퍼에 설치된 경로를 통해, 연속하여 블록에 질소 가스를 분사한다. 이것에 의해, Cu박으로 이루어지는 블록이 산화되는 것을 방지할 수 있다.
<실시예>
우선 본 발명의 회로 장치의 제조 방법에 대하여 도 1을 참조하면서 설명한다.
본 발명은, 도전박을 준비하고, 적어도 회로 소자의 탑재부를 다수개 형성하는 도전 패턴을 제외한 영역의 상기 도전박에 상기 도전박의 두께보다 얕은 분리홈을 에칭에 의해 형성하여 도전 패턴을 형성하는 공정과, 원하는 상기 도전 패턴의 상기 각 탑재부에 회로 소자를 고착하는 공정과, 상기 회로 소자와 원하는 도전 패턴을 와이어 본딩하는 공정과, 각 탑재부의 상기 회로 소자를 일괄적으로 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 공통 몰드하는 공정과, 상기 절연성 수지가 노출될 때까지 상기 도전박의 이면 전역을 제거하는 공정과, 상기 절연성 수지를 각 탑재부마다 다이싱에 의해 분리하는 공정으로 구성되어 있다.
도 1의 플로우에 도시한 바와 같이, Cu박, Ag 도금, 하프 에칭의 3개의 플로우로 도전 패턴의 형성이 행해진다. 다이본드 및 와이어 본딩의 2개의 플로우로각 탑재부로의 회로 소자의 고착과 회로 소자의 전극과 도전 패턴의 접속이 행해진다. 트랜스퍼 몰드의 플로우에서는 절연성 수지에 의한 공통 몰드가 행해진다. 이 공통 몰드란, 복수개의 탑재부가 형성된 블록을 하나의 금형 캐비티를 이용하여 몰드를 행하는 것이다. 이면 Cu박 제거의 플로우에서는 절연성 수지가 노출될 때까지 도전박의 이면 전역의 에칭이 행해진다. 이면 처리의 플로우에서는 이면에 노출된 도전 패턴의 전극 처리가 행해진다. 측정의 플로우에서는 각 탑재부에 내장된 회로 소자의 양품 판별이나 특성 등급 분류가 행해진다. 다이싱의 플로우에서는 절연성 수지로부터 다이싱에 의해 개별의 회로 소자로의 분리가 행해진다.
이하에, 본 발명의 각 공정을 도 2∼도 12를 참조하여 설명한다.
본 발명의 제1 공정은, 도 2 내지 도 4에 도시한 바와 같이, 도전박(60)을 준비하고, 적어도 회로 소자(52)의 탑재부를 다수개 형성하는 도전 패턴(51)을 제외한 영역의 도전박(60)에 도전박(60)의 두께보다 얕은 분리홈(61)을 에칭에 의해 형성하고 도전 패턴(51)을 형성하는 것이다.
본 공정에서는, 우선 도 2의 (a)와 같이, 시트 형상의 도전박(60)을 준비한다. 이 도전박(60)은, 납재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되며, 재료로서는 Cu를 주재료로 한 도전박, Al을 주재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 도전박 등이 채용된다.
도전박의 두께는, 나중의 에칭을 고려하면 10㎛∼300㎛ 정도가 바람직하고, 여기서는 70㎛(2온스)의 Cu박을 채용하였다. 그러나 300㎛ 이상이거나 10㎛ 이하라도 기본적으로는 무방하다. 후술하는 바와 같이, 도전박(60)의 두께보다 얕은분리홈(61)을 형성할 수 있으면 된다.
또한, 시트 형상의 도전박(60)은, 소정의 폭, 예를 들면 45㎜로 롤 형상으로 말려서 준비되어, 이것이 후술하는 각 공정으로 반송되어도 되고, 소정 크기로 컷트된 직사각형의 도전박(60)이 준비되어, 후술하는 각 공정으로 반송되어도 된다.
구체적으로는, 도 2의 (b)에 도시하는 바와 같이, 단책 형상의 도전박(60)에 다수의 탑재부가 형성되는 블록(62)이 4∼5개 이격되어 배열된다. 각 블록(62) 사이에는 슬릿(63)이 설치되어, 몰드 공정 등에서의 가열 처리에서 발생하는 도전박(60)의 응력을 흡수한다. 또한 도전박(60)의 상하 가장자리에는 인덱스 구멍(64)이 일정한 간격으로 설치되어, 각 공정에서의 위치 결정에 이용된다.
계속해서, 도전 패턴을 형성한다.
우선, 도 3에 도시한 바와 같이, Cu박(60) 상에, 포토레지스트(내에칭 마스크) PR을 형성하고, 도전 패턴(51)으로 될 영역을 제외한 도전박(60)이 노출되도록 포토레지스트 PR을 패터닝한다. 그리고, 도 4의 (a)에 도시하는 바와 같이, 포토레지스트 PR을 이용하여 도전박(60)을 선택적으로 에칭한다.
본 공정에서는, 에칭으로 형성되는 분리홈(61)의 깊이를 균일하게 또한 정밀하게 하기 위해, 도 4의 (a)에 도시하는 바와 같이, 분리홈(61)의 개구부를 밑으로 향하게 하고, 도전박(60)의 하방에 설치된 에칭액의 공급관(80)으로부터 상방을 향하여 에칭액을 샤워링한다. 그 결과, 에칭액이 닿는 분리홈(61)의 부분이 에칭되고, 에칭액은 분리홈(61) 내에 괴지 않고 바로 배출되기 때문에, 분리홈(61)의 깊이를 에칭 처리 시간으로 제어할 수 있어, 균일하고 고정밀도의 분리홈(61)을 형성할 수 있다. 또한, 에칭액은 염화 제2철 또는 염화 제2구리가 주로 채용된다.
도 4의 (b)에 구체적인 도전 패턴(51)을 도시한다. 본 도면은 도 2의 (b)에서 도시한 블록(62) 중 1개를 확대한 것이다. 점선으로 둘러싸인 영역이 하나의 탑재부(65)로, 도전 패턴(51)을 구성하고, 하나의 블록(62)에는 5행10열의 매트릭스 형상으로 다수의 탑재부(65)가 배열되며, 각 탑재부(65)마다 동일한 도전 패턴(51)이 형성되어 있다. 각 블록의 주변에는 프레임 형상의 패턴(66)이 형성되고, 그것과 조금 이격되어 그 내측에 다이싱할 때의 위치 정렬 마크(67)가 형성되어 있다. 프레임 형상의 패턴(66)은 몰드 금형과 끼워 맞추는 데 사용하고, 또한 도전박(60)의 이면 에칭 후에는 절연성 수지(50)의 보강을 행하는 기능을 갖는다.
본 발명의 제2 공정은, 도 5에 도시한 바와 같이, 원하는 도전 패턴(51)의 각 탑재부(65)에 회로 소자(52)를 고착하는 것이다.
회로 소자(52)로서는, 트랜지스터, 다이오드, IC 칩 등의 반도체 소자, 칩 컨덴서, 칩 저항 등의 수동 소자가 있다. 또한 두께는 두꺼워지지만, CSP, BGA 등의 페이스 다운 반도체 소자도 실장할 수 있다.
여기서는, 베어 트랜지스터 칩(52A)이 도전 패턴(51A)에 다이본딩되고, 칩 컨덴서 또는 칩 저항 등의 수동 소자(52B)는 땜납 등의 납재 또는 도전 페이스트(55B)로 고착된다.
본 발명의 제3 공정은, 본 발명이 특징으로 하는 공정으로서, 도 6∼도 8에 도시한 바와 같이, 각 탑재부(65)의 회로 소자(52)의 전극과 원하는 도전 패턴(51)을 와이어 본딩하는 것이다.
본 공정에서는, 도 6에 도시한 바와 같이, 블록(62) 내의 각 탑재부의 에미터 전극과 도전 패턴(51B), 베이스 전극과 도전 패턴(51B)을, 열 압착에 의한 볼 본딩 및 초음파에 의한 웨지(wedge) 본딩에 의해 일괄적으로 와이어 본딩을 행한다.
본 공정에서는, 블록(62) 내의 모든 탑재부의 와이어 본딩을 연속하여 행하기 때문에, 도전박(60)을 가열하는 시간도 길어져, 도전박(60)이 산화되는 문제가 있었다. 그래서 본 발명에서는, 블록(62) 내의 와이어 본딩을 행하고 있는 동안, 연속하여 클램퍼(70)로부터 도전박(60)으로 질소 가스를 분사함으로써 이 문제를 해결하고 있다.
우선, 도 7을 참조하여, 본 공정에서 이용하는 클램퍼(70)의 특징을 설명한다. 도 7의 (a)는 클램퍼(70)의 상면도이고, 도 7의 (b)는 그 이면도이다.
클램퍼(70)는, 도 7의 (a)에 도시한 바와 같이, 블록(62)과 거의 동등한 크기의 개구부(71)를 갖고, 이 개구부(71)를 통해 클램퍼 상방으로부터 와이어본더(도시 생략)에 의해 와이어 본딩을 행한다.
또한, 클램퍼(70)에는 질소를 주입하기 위한 주입구(81, 82)가 설치되어 있다. 주입구(81a, 81b)로부터 주입된 질소 가스는, 클램퍼 내부에 설치된 경로(83a, 83b)를 통과하여, 개구부(71)의 주변부에 설치된 오목부(74)에 유입된다. 그리고, 오목부(74) 내부에서 개구부(71)를 둘러싸도록 형성된 홀(76)로부터 클램퍼 하방으로 분사된다. 여기서, 오목부(74)는 도면에서는 점의 해칭으로 도시하고 있다. 그리고, 홀(76)은 ●로 표시하고 있으며 클램퍼의 이면까지 관통하고있다.
또한, 도 7의 (a)에서, 오목부(74)의 양측에는 커버(79)가 부착된다. 이 커버(79)를 오목부(74)의 상부에 부착함으로써, 오목부(74)를 질소 가스의 유통 경로로서 이용할 수 있다. 도 7의 (a)에서는 도면의 형편에 따라 우측 커버(79)를 떼어낸 상태로 도시하고 있다.
한편, 주입구(82a, 82b)로부터 주입된 질소 가스는, 그 하방에 형성된 오목부(78) 내부의 홀(77)로부터 클램퍼의 하방으로 분사된다. 여기서, 도 7의 (a)에서는, 우측의 주입구(82)와 그 아래의 커버를 떼어낸 상태를 도시하고 있다.
도 7의 (b)를 참조하여, 클램퍼(70)의 이면의 도전박(60)에 접촉하는 부분에는 요철부(73)가 형성되어 있다. 이 요철부(73)는, 블록(62)의 가장자리를 압착함으로써, 블록(62)의 이면을 히트 블록에 밀착시키는 기능을 갖는다. 또한, 이 요철부(73)가 갖는 간극은 질소 가스를 개구부의 내측으로 유입시키는 기능을 갖는다.
다음으로, 도 8을 참조하여, 도전박(60)에 질소 가스를 분사하면서 와이어 본딩을 행하는 방법을 설명한다.
도 8의 (a)는, 클램퍼(70)를 이용하여 와이어 본딩을 행할 때의 평면도이고, 도 8의 (b)는 도 8의 (a)의 A-A 단면에 있어서의 단면도이다. 또한, 도 8의 (b)에서는 도면의 형편상, 커버(79)를 생략한다.
도 8의 (a)를 참조하면, 클램퍼(70)는 도전박(60)의 하나의 블록(62)을 압착하고 있다. 또한, 클램퍼의 개구부(71)를 덮도록 스테인레스제의 판(90)이 배치되어 있다. 이 판(90)에는, 와이어본더(도시 생략)가 와이어 본딩을 행하기 위한 작업 구멍(91)이 형성되어 있다. 또한, 판(90)을 클램퍼(70) 상에 배치함으로써, 커버(79)와 판(90)으로 오목부(74)의 상방 전역을 덮을 수 있다. 따라서, 오목부(74)를 질소 가스의 경로로서 이용할 수 있다.
도 8의 (b)를 참조하면, 홀(76, 77)로부터 하방으로 분사된 질소 가스는, 그 일부가 블록(62)의 방향으로 이동한다. 그리고, 클램퍼의 요철부(73)의 간극을 통과하여, 블록(62)의 표면에 도달한다. 또한, 블록(62)의 상방은 클램퍼(70)와 판(90)에 의해 공간이 형성되어 있다. 이에 따라, 이 공간은 질소 가스가 충전되게 되어, 블록(62) 표면의 도전박은 공기에 닿지 않게 된다.
이상과 같이 함으로써, 도전박을 가열하면서 블록(62) 내의 와이어 본딩을 행했을 때에 도전박이 산화되는 것을 방지할 수 있다. 따라서, 본 공정에서는, 블록 내의 와이어 본딩을 일괄적으로 행할 수 있다.
또한, 도전박(60)의 이면은 실질적으로 평탄하다. 따라서, 블록마다 클램퍼를 이용하여 압착함으로써, 도전박(60)의 이면을 히트 블록에 밀착시킬 수 있다. 이것도 본 공정의 특징이다.
본 발명의 제4 공정은, 도 9에 도시한 바와 같이, 각 탑재부(63)의 회로 소자(52)를 일괄적으로 피복하고, 분리홈(61)에 충전되도록 절연성 수지(50)로 공통 몰드하는 것이다.
본 공정에서는, 도 9의 (a)에 도시한 바와 같이, 절연성 수지(50)가 회로 소자(52A, 52B) 및 복수의 도전 패턴(51A, 51B, 51C)을 완전하게 피복하고, 도전 패턴(51) 사이의 분리홈(61)에는 절연성 수지(50)가 충전된 도전 패턴(51A, 51B, 51C)의 측면의 만곡 구조와 끼워 맞춰 강고하게 결합한다. 그리고 절연성 수지(50)에 의해 도전 패턴(51)이 지지되어 있다.
또한 본 공정에서는, 트랜스퍼 몰드, 인젝션 몰드, 또는 포팅에 의해 실현할 수 있다. 수지 재료로서는, 에폭시 수지 등의 열경화성 수지를 트랜스퍼 몰드로 실현할 수 있고, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지는 인젝션 몰드로 실현할 수 있다.
또한, 본 공정에서 트랜스퍼 몰드 혹은 인젝션 몰드 시에, 도 9의 (b)에 도시한 바와 같이 각 블록(62)은 하나의 공통의 몰드 금형에 탑재부(63)를 넣고, 각 블록마다 하나의 절연성 수지(50)로 공통으로 몰드를 행한다. 이 때문에 종래의 트랜스퍼 몰드 등과 같이 각 탑재부를 개별적으로 몰드하는 방법에 비해, 대폭적인 수지량의 삭감을 도모할 수 있다.
도전박(60) 표면에 피복된 절연성 수지(50)의 두께는, 회로 소자(52)의 본딩와이어(55A)의 가장 꼭대기부로부터 약 100㎛ 정도가 피복되도록 조정되어 있다. 이 두께는 강도를 고려하여 두껍게 할 수도 있고, 얇게 할 수도 있다.
본 공정의 특징은, 절연성 수지(50)를 피복할 때까지는, 도전 패턴(51)이 될 도전박(60)이 지지 기판이 되는 것이다. 종래에는, 도 14와 같이, 본래 불필요한 지지 기판(5)을 채용하여 도전로(7∼11)를 형성하지만, 본 발명에서는, 지지 기판이 되는 도전박(60)은 전극 재료로서 필요한 재료이다. 그 때문에, 구성 재료를 최대한 생략하여 작업할 수 있는 장점이 있으며, 비용의 저하도 실현할 수 있다.
또한, 분리홈(61)은 도전박의 두께보다 얕게 형성되어 있기 때문에, 도전박(60)이 도전 패턴(51)으로서 개개로 분리되어 있지 않다. 따라서 시트 형상의 도전박(60)으로서 일체로 취급하며, 절연성 수지(50)를 몰드할 때, 금형으로의 반송, 금형으로의 실장 작업이 매우 편해지는 특징을 갖는다.
본 발명의 제5 공정은, 도 9에 도시한 바와 같이, 절연성 수지가 노출될 때까지 도전박(60)의 이면 전역을 제거하는 것이다.
본 공정은, 도전박(60)의 이면을 화학적 및/또는 물리적으로 제거하여, 도전 패턴(51)으로서 분리하는 것이다. 이 공정은 연마, 연삭, 에칭, 레이저의 금속 증발 등에 의해 실시된다.
실험에서는 연마 장치 또는 연삭 장치에 의해 전면을 30㎛ 정도로 깎아, 분리홈(61)으로부터 절연성 수지(50)를 노출시킨다. 이 노출되는 면을 도 9의 (a)에서는 점선으로 나타내고 있다. 그 결과, 약 40㎛ 두께의 도전 패턴(51)으로 되어 분리된다. 또한, 절연성 수지(50)가 노출되기 직전까지, 도전박(60)을 전면 웨칭하고, 그 후, 연마 또는 연삭 장치에 의해 전면을 깎아, 절연성 수지(50)를 노출시켜도 된다. 또한, 도전박(60)을 점선으로 나타내는 위치까지 전면 웨트 에칭하여, 절연성 수지(50)를 노출시켜도 된다.
그 결과, 절연성 수지(50)에 도전 패턴(51)의 이면이 노출되는 구조로 된다. 즉, 분리홈(61)에 충전된 절연성 수지(50)의 표면과 도전 패턴(51)의 표면은, 실질적으로 일치하는 구조로 되어 있다. 따라서, 본 발명의 회로 장치(53)는 도 13에 도시한 종래의 이면 전극(10, 11)과 같이 단차가 형성되지 않기 때문에, 마운트할때에 땜납 등의 표면 장력에 의해 그대로 수평으로 이동하여 자기 정합할 수 있는 특징을 갖는다.
또한, 도전 패턴(51)의 이면 처리를 행하여, 도 10에 도시한 최종 구조를 얻는다. 즉, 필요에 따라 노출된 도전 패턴(51)에 땜납 등의 도전재를 피착하여, 회로 장치로서 완성한다.
본 발명의 제6 공정은, 도 11에 도시한 바와 같이, 절연성 수지(50)로 일괄적으로 몰드된 각 탑재부(63)의 회로 소자(52)의 특성 측정을 행하는 것이다.
이전 공정에서 도전박(60)의 이면 에칭을 행한 후에, 도전박(60)으로부터 각 블록(62)이 분리된다. 이 블록(62)은 절연성 수지(50)로 도전박(60)의 잔여부와 연결되어 있기 때문에, 절단 금형을 이용하지 않고 기계적으로 도전박(60)의 잔여부로부터 떼어냄으로써 달성할 수 있다.
각 블록(62)의 이면에는 도 11에 도시한 바와 같이 도전 패턴(51)의 이면이 노출되어 있고, 각 탑재부(65)가 도전 패턴(51) 형성 시와 완전히 동일하게 매트릭스 형상으로 배열되어 있다. 이 도전 패턴(51)의 절연성 수지(50)로부터 노출된 이면 전극(56)에 프로브(68)를 대어, 각 탑재부(65)의 회로 소자(52)의 특성 파라미터 등을 개별로 측정하여 양호/불량의 판정을 행하고, 불량품에는 자기 잉크 등으로 마킹을 행한다.
본 공정에서는, 각 탑재부(65)의 회로 장치(53)는 절연성 수지(50)로 블록(62) 별로 일체적으로 지지되어 있기 때문에, 개별로 따로따로 분리되어 있지 않다. 따라서, 테스터의 재치대에 놓여진 블록(62)은 탑재부(65)의 사이즈만큼 화살표와 같이 세로 방향 및 가로 방향으로 피치 이송을 행함으로써, 매우 빠르게 대량으로 블록(62)의 각 탑재부(65)의 회로 장치(53)의 측정을 행할 수 있다. 즉, 종래 필요하였던 회로 장치의 표리의 판별, 전극의 위치의 인식 등이 불필요해지기 때문에, 측정 시간의 대폭적인 단축을 도모할 수 있다.
본 발명의 제7 공정은, 도 12에 도시한 바와 같이, 절연성 수지(50)를 각 탑재부(65)마다 다이싱에 의해 분리하는 것이다.
본 공정에서는, 블록(62)을 다이싱 장치의 재치대에 진공으로 흡착시키고, 다이싱 블레이드(69)로 각 탑재부(65) 사이의 다이싱 라인(70)을 따라 분리홈(61)의 절연성 수지(50)를 다이싱하여, 개별의 회로 장치(53)로 분리한다.
본 공정에서, 다이싱 블레이드(69)는 거의 절연성 수지(50)를 절단하는 절삭깊이로 행하고, 다이싱 장치에서 블록(62)을 추출한 후에 롤러로 초콜릿 브레이크하면 된다. 다이싱 시에는 앞에서 설명한 제1 공정에서 형성한 각 블록의 주변의 프레임 형상의 패턴(66)의 내측의 서로 대향하는 위치 정렬 마크(67)를 인식하고, 이것을 기준으로 하여 다이싱을 행한다. 주지하고 있는 바와 같이, 다이싱은 세로 방향으로 모든 다이싱 라인(70)에 대하여 다이싱을 행한 후, 재치대를 90도 회전시켜 가로 방향의 다이싱 라인(70)을 따라 다이싱을 행한다.
본 발명에서는, 도전 패턴의 재료가 되는 도전박 자체를 지지 기판으로서 기능시켜, 분리홈의 형성 시 혹은 회로 소자의 실장, 절연성 수지의 피착 시까지는 도전박으로 전체를 지지하고, 또한 도전박을 각 도전 패턴으로서 분리할 때는, 절연성 수지를 지지 기판으로서 기능시킨다. 따라서, 회로 소자, 도전박, 절연성 수지의 필요 최소한으로 제조할 수 있다. 종래예에서 설명한 바와 같이, 본래 회로 장치를 구성하기 위해 지지 기판이 필요하지 않으므로, 비용적으로도 염가로 할 수 있다. 또한 지지 기판이 불필요한 것, 도전 패턴이 절연성 수지로 매립되어 있고, 또한 절연성 수지와 도전박의 두께의 조정이 가능하기 때문에, 매우 얇은 회로 장치를 형성할 수 있는 장점도 있다.
또한 본 발명에서는, 와이어 본딩 공정에서, 클램퍼로 블록의 가장자리를 1번 압착하고, 상기 블록을 가열한 채로 상기 블록 전체의 각 회로 소자와 원하는 도전 패턴과의 와이어 본딩을 일괄적으로 행하기 때문에, 효율적으로 양산이 가능하다. 또한, 질소 가스를 상기 클램퍼로부터 상기 블록으로 분사하기 때문에, 와이어 본딩 시의 가열에 의한 상기 도전박의 산화를 방지할 수 있다.
또한, 도 13으로부터 명백해진 바와 같이, 관통 홀의 형성 공정, 도체의 인쇄 공정(세라믹 기판의 경우) 등을 생략할 수 있기 때문에, 종래보다 제조 공정을 대폭 단축할 수 있어, 전체 공정을 자체 해결할 수 있는 이점을 갖는다. 또한 프레임 금형도 일체 불필요하므로, 납기가 매우 짧아지는 제조 방법이다.

Claims (17)

  1. 도전박을 준비하고, 적어도 회로 소자의 탑재부를 다수개 형성하는 도전 패턴을 제외한 영역의 상기 도전박에 상기 도전박의 두께보다 얕은 분리홈을 형성하여 도전 패턴을 형성하는 공정과,
    원하는 상기 도전 패턴의 상기 각 탑재부에 회로 소자를 고착하는 공정과,
    상기 도전 패턴을 히터 블록 상에 형성하고, 상기 도전박의 상기 블록의 주변을 클램퍼로 압착하고, 상기 블록의 각 회로 소자와 원하는 도전 패턴과의 와이어 본딩을 행하는 공정과,
    각 탑재부의 상기 회로 소자를 일괄적으로 피복하고, 상기 분리홈에 충전되도록 절연성 수지로 공통 몰드하는 공정과,
    상기 절연성 수지가 노출될 때까지 상기 도전박의 이면 전역을 제거하는 공정과,
    상기 절연성 수지를 각 탑재부마다 다이싱에 의해 분리하는 공정
    을 포함하는 것을 특징으로 하는 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 도전박은 구리, 알루미늄, 철-니켈 중 어느 하나로 구성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 도전박의 표면을 도전 피막으로 적어도 부분적으로 피복하는 것을 특징으로 하는 회로 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 도전 피막은 니켈, 금 혹은 은 도금 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 회로 소자는 반도체 베어 칩, 칩 회로 부품 중 어느 하나 혹은 양방을 고착시키는 것을 특징으로 하는 회로 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 히트 블록은 상기 블록 내의 회로 소자와 원하는 도전 패턴과의 와이어 본딩이 실질적으로 종료될 때까지, 연속하여 상기 도전 패턴에 접촉되어 있는 것을 특징으로 하는 회로 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 블록마다의 각 회로 소자와 도전 패턴과의 와이어 본딩은, 상기 클램퍼에 형성된 요철부로서 상기 도전박의 가장자리를 압착하여 행해지는 것을 특징으로하는 회로 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 요철부를 통해 질소 가스를 상기 블록의 전역으로 확산시켜서, 와이어 본딩을 행하는 것을 특징으로 하는 회로 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 클램퍼의 내부에는 상기 질소 가스를 유통시키는 경로가 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 클램퍼의 개구부 상부는 금속제의 판으로 피복되고, 상기 클램퍼와 상기 금속제의 판으로, 상기 블록 상방에 질소 가스가 충전된 공간을 형성하는 것을 특징으로 하는 회로 장치의 제조 방법.
  11. 제7항에 있어서,
    상기 금속제의 판에는 작업 구멍이 형성되고, 상기 작업 구멍을 통해 와이어 본딩을 행하는 것을 특징으로 하는 회로 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 절연성 수지는 트랜스퍼 몰드로 부착되는 것을 특징으로 하는 회로 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 도전박에는 상기 블록을 복수개 배열한 것을 특징으로 하는 회로 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 절연성 수지는 상기 블록마다 트랜스퍼 몰드로 부착되는 것을 특징으로 하는 회로 장치의 제조 방법.
  15. 제13항에 있어서,
    몰드된 상기 블록을 다이싱에 의해 분리하는 것을 특징으로 하는 회로 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 도전 패턴과 함께 형성된 정합 마크를 이용하여 다이싱을 행하는 것을 특징으로 하는 회로 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 도전 패턴과 함께 형성된 대향하는 정합 마크를 이용하여 다이싱을 행하는 것을 특징으로 하는 회로 장치의 제조 방법.
KR1020020029513A 2001-08-27 2002-05-28 회로 장치의 제조 방법 KR20030019082A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00255474 2001-08-27
JP2001255474A JP4708625B2 (ja) 2001-04-26 2001-08-27 ボンディング装置およびそれを用いた半導体装置の製造方法

Publications (1)

Publication Number Publication Date
KR20030019082A true KR20030019082A (ko) 2003-03-06

Family

ID=19083436

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020029513A KR20030019082A (ko) 2001-08-27 2002-05-28 회로 장치의 제조 방법

Country Status (4)

Country Link
US (1) US7026190B2 (ko)
KR (1) KR20030019082A (ko)
CN (1) CN1211848C (ko)
TW (1) TW538658B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004010751A1 (ja) * 2002-07-18 2004-01-29 Hitachi Chemical Co., Ltd. 多層配線板、およびその製造方法、ならびに半導体装置および無線電子装置
US7256486B2 (en) * 2003-06-27 2007-08-14 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Packaging device for semiconductor die, semiconductor device incorporating same and method of making same
US7919787B2 (en) * 2003-06-27 2011-04-05 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Semiconductor device with a light emitting semiconductor die
US7279355B2 (en) * 2003-06-27 2007-10-09 Avago Technologies Ecbuip (Singapore) Pte Ltd Method for fabricating a packaging device for semiconductor die and semiconductor device incorporating same
US7182793B2 (en) * 2004-01-22 2007-02-27 Asm Technology Singapore Pty Ltd. System for reducing oxidation of electronic devices
JP4446772B2 (ja) * 2004-03-24 2010-04-07 三洋電機株式会社 回路装置およびその製造方法
US7246434B1 (en) * 2004-10-11 2007-07-24 Pericom Semiconductor Corp. Method of making a surface mountable PCB module
US20090068797A1 (en) * 2005-07-21 2009-03-12 Chipmos Technologies Inc. Manufacturing process for a quad flat non-leaded chip package structure
TWI294674B (en) * 2005-12-06 2008-03-11 Subtron Technology Co Ltd High thermal conducting circuit substrate and manufacturing process thereof
JP4043495B2 (ja) * 2006-04-20 2008-02-06 株式会社カイジョー ワーククランプ及びワイヤボンディング装置
JP4282724B2 (ja) * 2007-02-20 2009-06-24 日本テキサス・インスツルメンツ株式会社 マイクロボールマウンタ用の振込みマスク
US8120152B2 (en) * 2008-03-14 2012-02-21 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having marking and corner lead features and manufacturing methods thereof
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US20110163430A1 (en) * 2010-01-06 2011-07-07 Advanced Semiconductor Engineering, Inc. Leadframe Structure, Advanced Quad Flat No Lead Package Structure Using the Same, and Manufacturing Methods Thereof
WO2014091714A1 (ja) * 2012-12-14 2014-06-19 旭化成エレクトロニクス株式会社 磁気センサ及び磁気センサ装置、磁気センサの製造方法
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5890644A (en) * 1996-01-26 1999-04-06 Micron Technology, Inc. Apparatus and method of clamping semiconductor devices using sliding finger supports
KR0185512B1 (ko) * 1996-08-19 1999-03-20 김광호 칼럼리드구조를갖는패키지및그의제조방법
US6451627B1 (en) * 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
EP1122778A3 (en) * 2000-01-31 2004-04-07 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
US6238952B1 (en) * 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
EP1143509A3 (en) * 2000-03-08 2004-04-07 Sanyo Electric Co., Ltd. Method of manufacturing the circuit device and circuit device
JP3679687B2 (ja) * 2000-06-08 2005-08-03 三洋電機株式会社 混成集積回路装置
US6545364B2 (en) * 2000-09-04 2003-04-08 Sanyo Electric Co., Ltd. Circuit device and method of manufacturing the same
TW511401B (en) * 2000-09-04 2002-11-21 Sanyo Electric Co Method for manufacturing circuit device
CN1265451C (zh) * 2000-09-06 2006-07-19 三洋电机株式会社 半导体装置及其制造方法
JP3609737B2 (ja) * 2001-03-22 2005-01-12 三洋電機株式会社 回路装置の製造方法

Also Published As

Publication number Publication date
CN1402320A (zh) 2003-03-12
US7026190B2 (en) 2006-04-11
CN1211848C (zh) 2005-07-20
US20030040138A1 (en) 2003-02-27
TW538658B (en) 2003-06-21

Similar Documents

Publication Publication Date Title
KR100639738B1 (ko) 회로 장치의 제조 방법
KR100715749B1 (ko) 회로 장치의 제조 방법
KR20030019082A (ko) 회로 장치의 제조 방법
KR20020075188A (ko) 회로 장치의 제조 방법
US6531370B2 (en) Method for manufacturing circuit devices
US7053492B2 (en) Circuit device and method of manufacturing the same
JP4007798B2 (ja) 板状体の製造方法およびそれを用いた回路装置の製造方法
JP3600131B2 (ja) 回路装置の製造方法
JP4708625B2 (ja) ボンディング装置およびそれを用いた半導体装置の製造方法
JP3600136B2 (ja) 回路装置の製造方法
JP4342157B2 (ja) 回路装置の製造方法
JP3600135B2 (ja) 回路装置の製造方法
JP2003188333A (ja) 半導体装置およびその製造方法
JP3600130B2 (ja) 回路装置の製造方法
JP3600132B2 (ja) 回路装置の製造方法
JP3600133B2 (ja) 回路装置の製造方法
JP4334187B2 (ja) 回路装置の製造方法
JP3600134B2 (ja) 回路装置の製造方法
JP4471559B2 (ja) 回路装置の製造方法
JP2002329739A (ja) 回路装置の製造方法
JP2005045270A (ja) 回路装置の製造方法
JP2003078074A (ja) 回路装置の製造方法
JP2003077947A (ja) 回路装置の製造方法
JP2003031734A (ja) 回路装置およびその製造方法
JP2003100944A (ja) 回路装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee