JP2003031734A - 回路装置およびその製造方法 - Google Patents

回路装置およびその製造方法

Info

Publication number
JP2003031734A
JP2003031734A JP2001220483A JP2001220483A JP2003031734A JP 2003031734 A JP2003031734 A JP 2003031734A JP 2001220483 A JP2001220483 A JP 2001220483A JP 2001220483 A JP2001220483 A JP 2001220483A JP 2003031734 A JP2003031734 A JP 2003031734A
Authority
JP
Japan
Prior art keywords
circuit device
insulating resin
conductive
circuit
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001220483A
Other languages
English (en)
Inventor
Yoshiyuki Kobayashi
義幸 小林
Noriaki Sakamoto
則明 坂本
Yukitsugu Takahashi
幸嗣 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2001220483A priority Critical patent/JP2003031734A/ja
Publication of JP2003031734A publication Critical patent/JP2003031734A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Abstract

(57)【要約】 【課題】 導電箔に設けられた分離溝を変形させること
により、絶縁性樹脂と導電箔の接合を強固にし、絶縁性
樹脂が導電箔から剥がれないようにする。 【解決手段】 プレス機やローラ等を用いて導電箔60
に押圧力を加えることによって、分離溝61を変形させ
る。このことにより分離溝61の側面が湾曲する。モー
ルドの工程で、この変形した分離溝61に絶縁性樹脂を
充填すると、絶縁性樹脂と導電箔60の結合が強固にな
り、絶縁性樹脂が導電箔から剥がれることが無い。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、回路装置およびそ
の製造方法に関し、特に支持基板を不要にした薄型の回
路装置およびその製造方法に関するものである。
【0002】
【従来の技術】従来、電子機器にセットされる回路装置
は、携帯電話、携帯用のコンピューター等に採用される
ため、小型化、薄型化、軽量化が求められている。
【0003】例えば、回路装置として半導体装置を例に
して述べると、一般的な半導体装置として、従来通常の
トランスファーモールドで封止されたパッケージ型半導
体装置がある。この半導体装置は、図11のように、プ
リント基板PSに実装される。
【0004】またこのパッケージ型半導体装置は、半導
体チップ2の周囲を樹脂層3で被覆し、この樹脂層3の
側部から外部接続用のリード端子4が導出されたもので
ある。
【0005】しかしこのパッケージ型半導体装置1は、
リード端子4が樹脂層3から外に出ており、全体のサイ
ズが大きく、小型化、薄型化および軽量化を満足するも
のではなかった。
【0006】そのため、各社が競って小型化、薄型化お
よび軽量化を実現すべく、色々な構造を開発し、最近で
はCSP(チップサイズパッケージ)と呼ばれる、チッ
プのサイズと同等のウェハスケールCSP、またはチッ
プサイズよりも若干大きいサイズのCSPが開発されて
いる。
【0007】図12は、支持基板としてガラスエポキシ
基板5を採用した、チップサイズよりも若干大きいCS
P6を示すものである。ここではガラスエポキシ基板5
にトランジスタチップTが実装されたものとして説明し
ていく。
【0008】このガラスエポキシ基板5の表面には、第
1の電極7、第2の電極8およびダイパッド9が形成さ
れ、裏面には第1の裏面電極10と第2の裏面電極11
が形成されている。そしてスルーホールTHを介して、
前記第1の電極7と第1の裏面電極10が、第2の電極
8と第2の裏面電極11が電気的に接続されている。ま
たダイパッド9には前記ベアのトランジスタチップTが
固着され、トランジスタのエミッタ電極と第1の電極7
が金属細線12を介して接続され、トランジスタのベー
ス電極と第2の電極8が金属細線12を介して接続され
ている。更にトランジスタチップTを覆うようにガラス
エポキシ基板5に樹脂層13が設けられている。
【0009】前記CSP6は、ガラスエポキシ基板5を
採用するが、ウェハスケールCSPと違い、チップTか
ら外部接続用の裏面電極10、11までの延在構造が簡
単であり、安価に製造できるメリットを有する。
【0010】また前記CSP6は、図11のように、プ
リント基板PSに実装される。プリント基板PSには、
電気回路を構成する電極、配線が設けられ、前記CSP
6、パッケージ型半導体装置1、チップ抵抗CRまたは
チップコンデンサCC等が電気的に接続されて固着され
る。
【0011】そしてこのプリント基板で構成された回路
は、色々なセットの中に取り付けられる。
【0012】つぎに、このCSPの製造方法を図13お
よび図14を参照しながら説明する。
【0013】まず基材(支持基板)としてガラスエポキ
シ基板5を用意し、この両面に絶縁性接着剤を介してC
u箔20、21を圧着する。(以上図13(A)を参
照) 続いて、第1の電極7,第2の電極8、ダイパッド9、
第1の裏面電極10および第2の裏面電極11対応する
Cu箔20、21に耐エッチング性のレジスト22を被
覆し、Cu箔20、21をパターニングする。尚、パタ
ーニングは、表と裏で別々にしても良い。(以上図13
(B)を参照) 続いて、ドリルやレーザを利用してスルーホールTHの
ための孔を前記ガラスエポキシ基板に形成し、この孔に
メッキを施し、スルーホールTHを形成する。このスル
ーホールTHにより第1の電極7と第1の裏面電極1
0、第2の電極8と第2の裏面電極10が電気的に接続
される。(以上図13(C)を参照) 更に、図面では省略をしたが、ボンデイングポストと成
る第1の電極7,第2の電極8にAuメッキを施すと共
に、ダイボンディングポストとなるダイパッド9にAu
メッキを施し、トランジスタチップTをダイボンディン
グする。
【0014】最後に、トランジスタチップTのエミッタ
電極と第1の電極7、トランジスタチップTのベース電
極と第2の電極8を金属細線12を介して接続し、樹脂
層13で被覆している。(以上図13(D)を参照) 以上の製造方法により、支持基板5を採用したCSP型
の電気素子が完成する。この製造方法は、支持基板とし
てフレキシブルシートを採用しても同様である。
【0015】
【発明が解決しようとする課題】図12に於いて、トラ
ンジスタチップT、接続手段7〜12および樹脂層13
は、外部との電気的接続、トランジスタの保護をする上
で、必要な構成要素であるが、これだけの構成要素で小
型化、薄型化、軽量化を実現する回路素子を提供するの
は難しかった。
【0016】また、支持基板となるガラスエポキシ基板
5は、前述したように本来不要なものである。しかし製
造方法上、電極を貼り合わせるため、支持基板として採
用しており、このガラスエポキシ基板5を無くすことが
できなかった。
【0017】そのため、このガラスエポキシ基板5を採
用することによって、コストが上昇し、更にはガラスエ
ポキシ基板5が厚いために、回路装置として厚くなり、
小型化、薄型化、軽量化に限界があった。
【0018】更にまた、樹脂層13とガラスエポキシ基
板5との接着力が弱く、樹脂層13がガラスエポキシ基
板5から剥がれてしまう問題もあった。
【0019】
【課題を解決するための手段】本発明の回路装置は、前
述した多くの課題に鑑みて成され、分離溝により電気的
に分離された複数の導電パターンと、所望の前記導電パ
ターン上に固着された回路素子と、前記回路素子を被覆
し且つ前記導電パターンおよび前記回路素子を一体に支
持する絶縁性樹脂とを備え、前記分離溝の開口部が狭く
なるように変形させることを特徴とする。
【0020】本発明の回路装置の製造方法は、前述した
多くの課題に鑑みて成され、導電箔を用意する工程と、
前記導電箔に前記導電箔の厚みよりも浅い分離溝を形成
して導電パターンを形成する工程と、前記導電箔の少な
くとも分離溝が形成される部分に押圧力を加え、分離溝
を変形させる工程と、所望の前記導電パターンの各搭載
部に各回路素子を固着する工程と、前記各回路素子と所
望の前記導電パターンとの電気的接続を行う工程と、前
記各搭載部の前記回路素子を一括して被覆し、前記分離
溝に充填されるように絶縁性樹脂で共通モールドする工
程と、前記絶縁性樹脂が露出するまで前記導電箔の裏面
を除去する工程と、前記絶縁性樹脂を各回路装置部に個
別分離する工程とを具備することを特徴とする。
【0021】本発明では、導電パターンを形成する導電
箔がスタートの材料であり、絶縁性樹脂がモールドされ
るまでは導電箔が支持機能を有し、モールド後は絶縁性
樹脂が支持機能を有することで支持基板を不要にでき、
従来の課題を解決することができる。
【0022】また本発明では、導電箔の少なくとも分離
溝が形成される領域に押圧力を加えることによって分離
溝を変形させ、モールドの工程において樹脂を分離溝に
充填することにより、導電箔と樹脂層との接着性を向上
でき、従来の課題を解決することができる。
【0023】
【発明の実施の形態】本発明の回路装置を説明する第1
の実施の形態。
【0024】本発明の回路装置について、図1を参照し
ながら説明する。
【0025】図1に示すように、本発明に係る回路装置
は、導電パターン51と、導電パターン上に固着された
回路素子52と、回路素子52と導電パターン51を一
体に支持する絶縁性樹脂50とから構成される。
【0026】次に、本発明に係る回路装置を構成する各
要素の具体的な説明を行う。
【0027】絶縁性樹脂50としては、エポキシ樹脂等
の熱硬化性樹脂、ポリイミド樹脂、ポリフェニレンサル
ファイド等の熱可塑性樹脂を用いることができる。また
絶縁性樹脂は、金型を用いて固める樹脂、ディップ、塗
布をして被覆できる樹脂であれば、全ての樹脂が採用で
きる。
【0028】導電パターン51としては、Cuを主材料
とした導電箔、Alを主材料とした導電箔、またはFe
−Ni等の合金から成る導電箔等を用いることができ
る。もちろん、他の導電材料でも可能であり、特にエッ
チングできる導電材、レーザで蒸発する導電材が好まし
い。
【0029】回路素子52としては、半導体ベアチッ
プ、チップ抵抗、チップコンデンサ等が導電パターン5
1に固着される。回路素子52の接続手段としては、金
属接続板、ロウ材から成る導電ボール、半田等のロウ
材、Agペースト等の導電ペーストまたは金属細線を用
いたワイヤボンディングがある。これら接続手段は、回
路素子52の種類、回路素子52の実装形態で選択され
る。
【0030】次に、本発明の特徴である、分離溝61の
形状について説明する。
【0031】図1に示す如く、導電パターン51を電気
的に分離している分離溝61は湾曲した形状となってお
り、その開口部が狭くなっている。つまり導電パターン
51の側面が従来のものと比較すると、湾曲しているこ
とになる。本発明では、分離溝61を形成した後に押圧
力によって分離溝61を変形させている。この具体的な
方法については、製造方法を説明する第2の実施の形態
で説明する。
【0032】上記構造による効果について説明する。絶
縁性樹脂50は半導体素子52,金属細線55を封止す
ると同時に、導電箔51間の分離溝61にも充填されて
いる。従って、上記した分離溝61の形状によりアンカ
ー効果を発生させることが可能となり、導電パターン5
1と絶縁性樹脂50との結合は強固になる。このことに
より、絶縁性樹脂50が導電パターン51から剥がれる
ことが無くなる。
【0033】本発明の回路装置の製造方法を説明する第
2の実施の形態。
【0034】まず本発明の回路装置の製造方法について
図2を参照しながら説明する。
【0035】本発明は、導電箔を用意する工程と、前記
導電箔に前記導電箔の厚みよりも浅い分離溝を形成して
導電パターンを形成する工程と、前記導電箔の少なくと
も分離溝が形成される部分に押圧力を加え、分離溝を変
形させる工程と、所望の前記導電パターンの各搭載部に
各回路素子を固着する工程と、前記各回路素子と所望の
前記導電パターンとのワイヤボンディングを行う工程
と、前記各搭載部の前記回路素子を一括して被覆し、前
記分離溝に充填されるように絶縁性樹脂で共通モールド
する工程と、前記絶縁性樹脂が露出するまで前記導電箔
の裏面を除去する工程と、前記絶縁性樹脂をダイシング
することにより各回路装置部に分離する工程とから構成
されている。
【0036】図2のフローチャートを参照して、Cu
箔、Agメッキ、ハーフエッチングの3つのフローで導
電パターンの形成が行われる。Cu箔押圧のフローでは
Cu箔の少なくとも分離溝が形成される部分を押圧する
ことにより分離溝の変形を行う。ダイボンドおよびワイ
ヤーボンディングの2つのフローで各搭載部への回路素
子の固着と回路素子の電極と導電パターンの接続が行わ
れる。トランスファーモールドのフローでは絶縁性樹脂
によるモールドが行われ、分離溝の中に絶縁性樹脂が充
填される。裏面Cu箔除去のフローでは絶縁性樹脂が露
出するまで導電箔の裏面のエッチングが行われる。裏面
処理のフローでは裏面に露出した導電パターンの電極処
理が行われる。測定のフローでは各搭載部に組み込まれ
た回路素子の良品判別や特性ランク分けが行われる。ダ
イシングのフローでは絶縁性樹脂からダイシングで個別
の回路装置への分離が行われる。
【0037】以下に、本発明の各工程を図3〜図10を
参照して説明する。
【0038】本発明の第1の工程は、図3から図5に示
すように、導電箔60を用意し、導電箔60に導電箔6
0よりも浅い分離溝をエッチングにより形成して、導電
パターン51を形成することにある。
【0039】本工程では、まず図3(A)の如く、シー
ト状の導電箔60を用意する。この導電箔60は、ロウ
材の付着性、ボンディング性、メッキ性が考慮されてそ
の材料が選択され、材料としては、Cuを主材料とした
導電箔、Alを主材料とした導電箔またはFe−Ni等
の合金から成る導電箔等が採用される。
【0040】導電箔の厚さは、後のエッチングを考慮す
ると10μm〜300μm程度が好ましいが、300μ
m以上でも10μm以下でも基本的には良い。後述する
ように、導電箔60の厚みよりも浅い分離溝61が形成
できればよい。
【0041】尚、シート状の導電箔60は、所定の幅、
例えば45mmでロール状に巻かれて用意され、これが
後述する各工程に搬送されても良いし、所定の大きさに
カットされた短冊状の導電箔60が用意され、後述する
各工程に搬送されても良い。
【0042】具体的には、図3(B)に示す如く、短冊
状の導電箔60に多数の回路装置部が形成されるブロッ
ク62が4〜5個離間して並べられる。各ブロック62
間にはスリット63が設けられ、モールド工程等での加
熱処理で発生する導電箔60の応力を吸収する。また導
電箔60の上下周端にはインデックス孔64が一定の間
隔で設けられ、各工程での位置決めに用いられる。
【0043】続いて、導電パターンを形成する。
【0044】まず、図4に示す如く、Cu箔60の上
に、ホトレジスト(耐エッチングマスク)PRを形成
し、導電パターン51となる領域を除いた導電箔60が
露出するようにホトレジストPRをパターニングする。
そして、図5(A)に示す如く、導電箔60を選択的に
エッチングする。
【0045】図5(B)に具体的な導電パターン51を
示す。本図は図3(B)で示したブロック62の1個を
拡大したもの対応する。黒く塗られた部分の1個が1つ
の回路装置部65であり、1つのブロック62には5行
10列のマトリックス状に多数の回路装置部65が配列
され、各回路装置部65毎に同一の導電パターン51が
設けられている。各ブロックの周辺には枠状のパターン
66が設けられ、それと少し離間しその内側にダイシン
グ時の位置合わせマーク67が設けられている。枠状の
パターン66はモールド金型との嵌合に使用し、また導
電箔60の裏面エッチング後には絶縁性樹脂50の補強
をする働きを有する。
【0046】本発明の第2の工程は、本発明の特徴とす
る工程であり、図6に示す如く、導電箔60に押圧力を
加え、分離溝61を変形させることにある。
【0047】図6(A)は押圧力を加える前の導電箔6
0の断面図であり、図6(B)は押圧力を加えた後の導
電箔60の断面図である。
【0048】図6(A)から明らかなように、分離溝6
1はエッチングで形成されるので、その側面は等方性形
状となっている。従って、後の工程で分離溝61に絶縁
性樹脂が充填されると、絶縁性樹脂と分離溝61の結合
はそれほど強くないので、絶縁性樹脂が導電箔60から
剥離してしまう可能性がある。
【0049】それに対して図6(B)では、導電箔60
に押圧力を加えることにより分離溝61が変形してい
る。具体的には、分離溝61の側面が湾曲し、分離溝の
断面の上部が狭くなっている。このことにより、後の工
程で分離溝61に絶縁性樹脂を充填させると、変形した
分離溝61によりアンカー効果を発生させることが可能
となり、絶縁性樹脂と導電箔60の結合が強固になる。
【0050】導電箔60に押圧力を加える方法として
は、プレス機等により導電箔60の分離溝61が設けら
れる部分のみに押圧力を加える方法と、ローラーの転圧
により導電箔60全体に押圧力を加える方法がある。
【0051】上記2つのいずれの方法でも分離溝61の
変形を行うことはできるが、ローラーの転圧により分離
溝61の変形を行う場合は、導電箔60全体が押圧され
るので、導電箔が圧延されてしまう。従って、導電箔6
0全体の大きさが変化し、導電箔60の周辺部に設けら
れたインデックス孔64の位置もずれるので、以後の工
程でインデックス孔64を用いて位置合わせを行う場合
は注意が必要である。
【0052】本発明の第3の工程は、図7に示す如く、
所望の導電パターン51の各回路装置部65に回路素子
52を固着し、回路素子52の電極と所望の導電パター
ン51とをワイヤボンディングすることにある。
【0053】回路素子52としては、トランジスタ、ダ
イオード、ICチップ等の半導体素子、チップコンデン
サ、チップ抵抗等の受動素子である。また厚みが厚くは
なるが、CSP、BGA等のフェイスダウンの半導体素
子も実装できる。
【0054】ここでは、ベアのトランジスタチップ52
Aが導電パターン51Aにダイボンディングされ、チッ
プコンデンサまたは受動素子52Bは半田等のロウ材ま
たは導電ペースト55Bで固着される。
【0055】その後、各回路装置部のトランジスタチッ
プ52Aのエミッタ電極と導電パターン51B、ベース
電極と導電パターン51Bを、熱圧着によるボールボン
ディング及び超音波によるウェッヂボンディングにより
一括してワイヤボンディングを行う。
【0056】本発明の第4の工程は、図8に示す如く、
各搭載部63の回路素子52を一括して被覆し、分離溝
61に充填されるように絶縁性樹脂50で共通モールド
することにある。
【0057】本工程では、図8(A)に示すように、絶
縁性樹脂50は回路素子52A、52Bおよび複数の導
電パターン51A、51B、51Cを完全に被覆し、分
離溝61には絶縁性樹脂50が充填され、分離溝61の
湾曲構造と嵌合して強固に結合する。そして絶縁性樹脂
50により導電パターン51が支持されている。
【0058】また本工程では、トランスファーモール
ド、インジェクションモールド、またはポッティングに
より実現できる。樹脂材料としては、エポキシ樹脂等の
熱硬化性樹脂がトランスファーモールドで実現でき、ポ
リイミド樹脂、ポリフェニレンサルファイド等の熱可塑
性樹脂はインジェクションモールドで実現できる。
【0059】更に、本工程でトランスファーモールドあ
るいはインジェクションモールドする際に、図8(B)
に示すように各ブロック62は1つの共通のモールド金
型に搭載部63を納め、各ブロック毎に1つの絶縁性樹
脂50で共通にモールドを行う。このために従来のトラ
ンスファーモールド等の様に各搭載部を個別にモールド
する方法に比べて、大幅な樹脂量の削減が図れる。
【0060】本工程の特徴は、絶縁性樹脂50を被覆す
るまでは、導電パターン51となる導電箔60が支持基
板となることである。従来では、図12の様に、本来必
要としない支持基板5を採用して導電パターン7〜11
を形成しているが、本発明では、支持基板となる導電箔
60は、電極材料として必要な材料である。そのため、
構成材料を極力省いて作業できるメリットを有し、コス
トの低下も実現できる。
【0061】また分離溝61は、導電箔の厚みよりも浅
く形成されているため、導電箔60が導電パターン51
として個々に分離されていない。従ってシート状の導電
箔60として一体で取り扱え、絶縁性樹脂50をモール
ドする際、金型への搬送、金型への実装の作業が非常に
楽になる特徴を有する。
【0062】本発明の第5の工程は、絶縁性樹脂が露出
するまで導電箔60の裏面を除去することにある。
【0063】本工程は、導電箔60の裏面を化学的およ
び/または物理的に除き、導電パターン51として分離
するものである。この工程は、研磨、研削、エッチン
グ、レーザの金属蒸発等により施される。
【0064】実験では導電箔60を全面ウェトエッチン
グし、分離溝61から絶縁性樹脂50を露出させてい
る。この露出される面を図8(A)では点線で示してい
る。その結果、導電パターン51となって分離される。
【0065】この結果、絶縁性樹脂50に導電パターン
51の裏面が露出する構造となる。すなわち、分離溝6
1に充填された絶縁性樹脂50の表面と導電パターン5
1の表面は、実質的に一致している構造となっている。
従って、本発明の回路装置53は図13に示した従来の
裏面電極10、11のように段差が設けられないため、
マウント時に半田等の表面張力でそのまま水平に移動し
てセルフアラインできる特徴を有する。
【0066】更に、導電パターン51の裏面処理を行
い、図1に示す最終構造を得る。すなわち、必要によっ
て露出した導電パターン51に半田等の導電材を被着
し、回路装置として完成する。
【0067】本発明の第6の工程は、図9に示す如く、
絶縁性樹脂50で一括してモールドされた各搭載部63
の回路素子52の特性の測定を行うことにある。
【0068】各ブロック62の裏面には図9に示すよう
に導電パターン51の裏面が露出されており、各搭載部
65が導電パターン51形成時と全く同一にマトリック
ス状に配列されている。この導電パターン51の絶縁性
樹脂50から露出した裏面電極56にプローブ68を当
てて、各搭載部65の回路素子52の特性パラメータ等
を個別に測定して良不良の判定を行い、不良品には磁気
インク等でマーキングを行う。
【0069】本発明の第7の工程は、図10に示す如
く、絶縁性樹脂50を各搭載部65毎にダイシングによ
り分離することにある。
【0070】本工程では、ブロック62をダイシング装
置の載置台に真空で吸着させ、ダイシングブレード69
で各搭載部65間のダイシングライン70に沿って分離
溝61の絶縁性樹脂50をダイシングし、個別の回路装
置53に分離する。
【0071】本工程で、ダイシングブレード69はほぼ
絶縁性樹脂50を切断する切削深さで行い、ダイシング
装置からブロック62を取り出した後にローラでチョコ
レートブレークするとよい。ダイシング時は予め前述し
た第1の工程で設けた各ブロックの周辺の枠状のパター
ン66の内側の相対向する位置合わせマーク67を認識
して、これを基準としてダイシングを行う。周知ではあ
るが、ダイシングは縦方向にすべてのダイシングライン
70をダイシングをした後、載置台を90度回転させて
横方向のダイシングライン70に従ってダイシングを行
う。
【0072】
【発明の効果】本発明では、導電パターンの材料となる
導電箔自体を支持基板として機能させ、分離溝の形成時
あるいは回路素子の実装、絶縁性樹脂の被着時までは導
電箔で全体を支持し、また導電箔を各導電パターンとし
て分離する時は、絶縁性樹脂を支持基板にして機能させ
ている。従って、回路素子、導電箔、絶縁性樹脂の必要
最小限で製造できる。従来例で説明した如く、本来回路
装置を構成する上で支持基板が要らなくなり、コスト的
にも安価にできる。また支持基板が不要であること、導
電パターンが絶縁性樹脂に埋め込まれていること、更に
は絶縁性樹脂と導電箔の厚みの調整が可能であることに
より、非常に薄い回路装置が形成できるメリットもあ
る。
【0073】また本発明では、導電箔を押圧することに
より分離溝を変形させることで、分離溝に充填された絶
縁性樹脂と分離溝の結合を強固にすることができる。従
って、絶縁性樹脂が導電箔から剥がれることがない。更
に、導電箔を押圧する方法は、プレス等により分離溝が
設けられた部分のみの導電箔を押圧する方法と、ローラ
ー等により導電箔全体を圧延する方法とがあり、どちら
の方法でも分離溝の変形は行える。
【図面の簡単な説明】
【図1】本発明の回路装置を説明する図である。
【図2】本発明の回路装置の製造方法を説明するフロー
チャートである。
【図3】本発明の回路装置の製造方法を説明する図であ
る。
【図4】本発明の回路装置の製造方法を説明する図であ
る。
【図5】本発明の回路装置の製造方法を説明する図であ
る。
【図6】本発明の回路装置の製造方法を説明する図であ
る。
【図7】本発明の回路装置の製造方法を説明する図であ
る。
【図8】本発明の回路装置の製造方法を説明する図であ
る。
【図9】本発明の回路装置の製造方法を説明する図であ
る。
【図10】本発明の回路装置の製造方法を説明する図で
ある。
【図11】従来の回路装置の実装構造を説明する図であ
る。
【図12】従来の回路装置を説明する図である。
【図13】従来の回路装置の製造方法を説明する図であ
る。
【図14】従来の回路装置の製造方法を説明するフロー
チャートである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 幸嗣 群馬県伊勢崎市喜多町29番地 関東三洋電 子株式会社内 Fターム(参考) 4M109 AA01 BA01 BA07 CA21 DA04 DB15 DB20

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 分離溝により電気的に分離された複数の
    導電パターンと、所望の前記導電パターン上に固着され
    た回路素子と、前記回路素子を被覆し且つ前記導電パタ
    ーンおよび前記回路素子を一体に支持する絶縁性樹脂と
    を備え、 前記分離溝の開口部が狭くなるな形状にすることを特徴
    とする回路装置。
  2. 【請求項2】 前記絶縁性樹脂は前記分離溝にも充填さ
    れ、前記導電パターンと前記絶縁性樹脂との間にアンカ
    ー効果が発生し、前記導電パターンと前記絶縁性樹脂と
    が離脱しにくくなることを特徴とする請求項1に記載さ
    れた回路装置。
  3. 【請求項3】 前記導電パターンは銅、アルミニウム、
    鉄−ニッケルのいずれかを主材料として構成されること
    を特徴とする請求項1に記載された回路装置。
  4. 【請求項4】 前記回路素子は半導体ベアチップ、チッ
    プ回路部品のいずれかであることを特徴とする請求項1
    に記載された回路装置。
  5. 【請求項5】 導電箔を用意する工程と、 前記導電箔に前記導電箔の厚みよりも浅い分離溝を形成
    して導電パターンを形成する工程と、 前記導電箔の少なくとも分離溝が形成される部分に押圧
    力を加え、分離溝を変形させる工程と、 所望の前記導電パターンの各搭載部に各回路素子を固着
    する工程と、 前記各回路素子と所望の前記導電パターンとの電気的接
    続を行う工程と、 前記各搭載部の前記回路素子を一括して被覆し、前記分
    離溝に充填されるように絶縁性樹脂で共通モールドする
    工程と、 前記絶縁性樹脂が露出するまで前記導電箔の裏面を除去
    する工程と、 各回路装置部に個別分離する工程とを具備することを特
    徴とする回路装置の製造方法。
  6. 【請求項6】 前記導電箔は銅、アルミニウム、鉄−ニ
    ッケルのいずれかを主材料として構成されることを特徴
    とする請求項5に記載された回路装置の製造方法。
  7. 【請求項7】 前記押圧力は、プレス機等によることを
    特徴とする請求項5に記載された回路装置の製造方法。
  8. 【請求項8】 前記押圧力は、ローラー等による圧延で
    あることを特徴とする請求項5に記載された回路装置の
    製造方法。
  9. 【請求項9】 前記回路素子は半導体ベアチップ、チッ
    プ回路部品のいずれかであることを特徴とする請求項5
    に記載された回路装置の製造方法。
  10. 【請求項10】 前記絶縁性樹脂はトランスファーモー
    ルドで形成されることを特徴とする請求項5に記載され
    た回路装置の製造方法。
  11. 【請求項11】 前記導電箔には、前記回路装置部が多
    数個形成されるブロックを複数個並べたことを特徴とす
    る請求項5に記載された回路装置の製造方法。
  12. 【請求項12】 前記絶縁性樹脂は前記ブロック毎にト
    ランスファーモールドで付着されることを特徴とする請
    求項10または請求項11に記載された回路装置の製造
    方法。
  13. 【請求項13】 前記絶縁性樹脂でモールドされた前記
    各ブロック毎に各回路装置部にダイシングにより分離す
    ることを特徴とする請求項12に記載された回路装置の
    製造方法。
JP2001220483A 2001-07-19 2001-07-19 回路装置およびその製造方法 Pending JP2003031734A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001220483A JP2003031734A (ja) 2001-07-19 2001-07-19 回路装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001220483A JP2003031734A (ja) 2001-07-19 2001-07-19 回路装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2003031734A true JP2003031734A (ja) 2003-01-31

Family

ID=19054296

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001220483A Pending JP2003031734A (ja) 2001-07-19 2001-07-19 回路装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2003031734A (ja)

Similar Documents

Publication Publication Date Title
US6706547B2 (en) Method of manufacturing a circuit device with trenches in a conductive foil
JP4618941B2 (ja) 半導体装置
JP4761662B2 (ja) 回路装置の製造方法
JP2002280488A (ja) 回路装置の製造方法
JP3600131B2 (ja) 回路装置の製造方法
JP2003037344A (ja) 回路装置およびその製造方法
JP2003046054A (ja) 板状体、リードフレームおよび半導体装置の製造方法
JP3600137B2 (ja) 回路装置の製造方法
JP3600130B2 (ja) 回路装置の製造方法
JP2003031734A (ja) 回路装置およびその製造方法
JP3600136B2 (ja) 回路装置の製造方法
JP3600135B2 (ja) 回路装置の製造方法
JP2003046055A (ja) 板状体、リードフレームおよび半導体装置の製造方法
JP3600132B2 (ja) 回路装置の製造方法
JP3600133B2 (ja) 回路装置の製造方法
JP4334187B2 (ja) 回路装置の製造方法
JP2003051577A (ja) 回路装置の製造方法
JP3600134B2 (ja) 回路装置の製造方法
JP4471559B2 (ja) 回路装置の製造方法
JP2003037345A (ja) 回路装置およびその製造方法
JP4393038B2 (ja) 回路装置の製造方法
JP2002329739A (ja) 回路装置の製造方法
JP2005045270A (ja) 回路装置の製造方法
JP2003078074A (ja) 回路装置の製造方法
JP2003017525A (ja) 回路装置の製造方法