JP2003051577A

JP2003051577A - 回路装置の製造方法

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Publication number: JP2003051577A
Application number: JP2002207453A
Authority: JP
Inventors: Noriaki Sakamoto; 則明坂本; Yoshiyuki Kobayashi; 義幸小林; Junji Sakamoto; 純次阪本; Yukio Okada; 幸夫岡田; Yuusuke Igarashi; 優助五十嵐; Eiju Maehara; 栄寿前原; Yukitsugu Takahashi; 幸嗣高橋
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-07-16
Filing date: 2002-07-16
Publication date: 2003-02-21
Anticipated expiration: 2020-09-04
Also published as: JP4342157B2

Abstract

(57)【要約】【課題】セラミック基板、フレキシブルシート等を支
持基板として回路素子が実装された回路装置がある。し
かし、回路装置の小型薄型化した場合に量産性の高い製
造方法が確立されていない問題があった。【解決手段】ブロック６２毎の導電パターン５１を形
成する際に、導電箔６０の上下周端に認識パターン１０
０を形成し、回路素子へのワイヤーボンディングを行う
前に認識パターン１００を認識することで、間接的に各
ブロック６２の各導電パターン５１の位置の座標を自動
的に決めてから、ワイヤーボンディングを行うことで極
めて省資源で大量生産に適した回路装置の製造方法を実
現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回路装置の製造方
法に関し、特に乱反射を防止した認識パターンを用いた
薄型の回路装置の製造方法に関するものである。

【０００２】

【従来の技術】従来、電子機器にセットされる回路装置
は、携帯電話、携帯用のコンピューター等に採用される
ため、小型化、薄型化、軽量化が求められている。

【０００３】例えば、回路装置として半導体装置を例に
して述べると、一般的な半導体装置として、従来通常の
トランスファーモールドで封止されたパッケージ型半導
体装置がある。この半導体装置は、図１２のように、プ
リント基板ＰＳに実装される。

【０００４】またこのパッケージ型半導体装置は、半導
体チップ２の周囲を樹脂層３で被覆し、この樹脂層３の
側部から外部接続用のリード端子４が導出されたもので
ある。

【０００５】しかしこのパッケージ型半導体装置１は、
リード端子４が樹脂層３から外に出ており、全体のサイ
ズが大きく、小型化、薄型化および軽量化を満足するも
のではなかった。

【０００６】そのため、各社が競って小型化、薄型化お
よび軽量化を実現すべく、色々な構造を開発し、最近で
はＣＳＰ（チップサイズパッケージ）と呼ばれる、チッ
プのサイズと同等のウェハスケールＣＳＰ、またはチッ
プサイズよりも若干大きいサイズのＣＳＰが開発されて
いる。

【０００７】図１３は、支持基板としてガラスエポキシ
基板５を採用した、チップサイズよりも若干大きいＣＳ
Ｐ６を示すものである。ここではガラスエポキシ基板５
にトランジスタチップＴが実装されたものとして説明し
ていく。

【０００８】このガラスエポキシ基板５の表面には、第
１の電極７、第２の電極８およびダイパッド９が形成さ
れ、裏面には第１の裏面電極１０と第２の裏面電極１１
が形成されている。そしてスルーホールＴＨを介して、
前記第１の電極７と第１の裏面電極１０が、第２の電極
８と第２の裏面電極１１が電気的に接続されている。ま
たダイパッド９には前記ベアのトランジスタチップＴが
固着され、トランジスタのエミッタ電極と第１の電極７
が金属細線１２を介して接続され、トランジスタのベー
ス電極と第２の電極８が金属細線１２を介して接続され
ている。更にトランジスタチップＴを覆うようにガラス
エポキシ基板５に樹脂層１３が設けられている。

【０００９】前記ＣＳＰ６は、ガラスエポキシ基板５を
採用するが、ウェハスケールＣＳＰと違い、チップＴか
ら外部接続用の裏面電極１０、１１までの延在構造が簡
単であり、安価に製造できるメリットを有する。

【００１０】また前記ＣＳＰ６は、図１２のように、プ
リント基板ＰＳに実装される。プリント基板ＰＳには、
電気回路を構成する電極、配線が設けられ、前記ＣＳＰ
６、パッケージ型半導体装置１、チップ抵抗ＣＲまたは
チップコンデンサＣＣ等が電気的に接続されて固着され
る。

【００１１】そしてこのプリント基板で構成された回路
は、色々なセットの中に取り付けられる。

【００１２】つぎに、このＣＳＰの製造方法を図１４お
よび図１５を参照しながら説明する。

【００１３】まず基材（支持基板）としてガラスエポキ
シ基板５を用意し、この両面に絶縁性接着剤を介してＣ
ｕ箔２０、２１を圧着する。（以上図１４Ａを参照）続いて、第１の電極７，第２の電極８、ダイパッド９、
第１の裏面電極１０および第２の裏面電極１１対応する
Ｃｕ箔２０、２１に耐エッチング性のレジスト２２を被
覆し、Ｃｕ箔２０、２１をパターニングする。尚、パタ
ーニングは、表と裏で別々にしても良い（以上図１４Ｂ
を参照）続いて、ドリルやレーザを利用してスルーホールＴＨの
ための孔を前記ガラスエポキシ基板に形成し、この孔に
メッキを施し、スルーホールＴＨを形成する。このスル
ーホールＴＨにより第１の電極７と第１の裏面電極１
０、第２の電極８と第２の裏面電極１０が電気的に接続
される。（以上図１４Ｃを参照）更に、図面では省略をしたが、ボンデイングポストと成
る第１の電極７，第２の電極８にＡｕメッキを施すと共
に、ダイボンディングポストとなるダイパッド９にＡｕ
メッキを施し、トランジスタチップＴをダイボンディン
グする。

【００１４】最後に、トランジスタチップＴのエミッタ
電極と第１の電極７、トランジスタチップＴのベース電
極と第２の電極８を金属細線１２を介して接続し、樹脂
層１３で被覆している。（以上図１４Ｄを参照）以上の製造方法により、支持基板５を採用したＣＳＰ型
の電気素子が完成する。この製造方法は、支持基板とし
てフレキシブルシートを採用しても同様である。

【００１５】一方、セラミック基板を採用した製造方法
を図１５のフローに示す。支持基板であるセラミック基
板を用意した後、スルーホールを形成し、その後、導電
ペーストを使い、表と裏の電極を印刷し、焼結してい
る。その後、前製造方法の樹脂層を被覆するまでは図１
４の製造方法と同じであるが、セラミック基板は、非常
にもろく、フレキシブルシートやガラスエポキシ基板と
異なり、直ぐに欠けてしまうため金型を用いたモールド
ができない問題がある。そのため、封止樹脂をポッティ
ングし、硬化した後、封止樹脂を平らにする研磨を施
し、最後にダイシング装置を使って個別分離している。

【００１６】

【発明が解決しようとする課題】図１３に於いて、トラ
ンジスタチップＴ、接続手段７〜１２および樹脂層１３
は、外部との電気的接続、トランジスタの保護をする上
で、必要な構成要素であるが、これだけの構成要素で小
型化、薄型化、軽量化を実現する回路素子を提供するの
は難しかった。

【００１７】また、支持基板となるガラスエポキシ基板
５は、前述したように本来不要なものである。しかし製
造方法上、電極を貼り合わせるため、支持基板として採
用しており、このガラスエポキシ基板５を無くすことが
できなかった。

【００１８】そのため、このガラスエポキシ基板５を採
用することによって、コストが上昇し、更にはガラスエ
ポキシ基板５が厚いために、回路素子として厚くなり、
小型化、薄型化、軽量化に限界があった。

【００１９】更に、ガラスエポキシ基板やセラミック基
板では必ず両面の電極を接続するスルーホール形成工程
が不可欠であり、製造工程も長くなり量産に向かない問
題もあった。

【００２０】

【課題を解決するための手段】本発明は、導電箔に回路
素子の搭載部を多数個形成する導電パターンをブロック
毎に形成し、前記導電箔の前記導電パターンを除く領域
に認識パターンを形成する工程と、前記ブロック毎の前
記導電パターンの前記各搭載部に前記回路素子を配置す
る工程と、前記認識パターンにより間接的に前記導電パ
ターンの位置を認識する工程と、前記各搭載部の回路素
子の電極と所望の前記導電パターンとを電気的に接続す
る接続手段を形成する工程と、前記各搭載部の前記回路
素子を前記ブロック毎に一括して被覆するように絶縁性
樹脂で共通モールドする工程と、前記ブロックの前記絶
縁性樹脂を各搭載部毎にダイシングにより分離する工程
とを具備することを特徴とする。

【００２１】本発明では、導電パターンを形成する導電
箔がスタートの材料であり、絶縁性樹脂がモールドされ
るまでは導電箔が支持機能を有し、モールド後は絶縁性
樹脂が支持機能を有することで支持基板を不要にでき、
従来の課題を解決することができる。

【００２２】また本発明では、認識パターンで間接的に
各導電パターンの位置を認識するので、直接導電パター
ンを認識する場合に発生する分離溝での光の乱反射によ
る誤認識を防止でき、各ブロック毎に１回の位置認識で
処理できるので、極めてワイヤーボンディング工程を簡
略化した大量生産を実現でき、従来の課題を解決するこ
とができる。

【００２３】

【発明の実施の形態】まず本発明の回路装置の製造方法
について図１を参照しながら説明する。

【００２４】本発明は、導電箔を用意し、少なくとも回
路素子の搭載部を多数個形成する導電パターンを除く領
域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を
形成してブロック毎の導電パターンを形成し、前記導電
箔の前記導電パターンを除く領域に認識パターンを形成
する工程と、所望の前記導電パターンの前記各搭載部に
回路素子を固着する工程と、前記認識パターンにより間
接的に前記導電パターンの位置を認識する工程と、前記
各搭載部の回路素子の電極と所望の前記導電パターンと
を電気的に接続する接続手段を形成する工程と、各搭載
部の前記回路素子を一括して被覆し、前記分離溝に充填
されるように絶縁性樹脂で共通モールドする工程と、前
記ブロックを前記導電箔から分離する工程と、複数個の
前記ブロックを前記絶縁性樹脂を当接させて粘着シート
に貼り付ける工程と、前記粘着シートに貼り付けられた
状態で前記ブロックの各搭載部の前記回路素子の特性の
測定を行う工程と、前記粘着シートに貼り付けられた状
態で前記ブロックの前記絶縁性樹脂を各搭載部毎にダイ
シングにより分離する工程とから構成されている。

【００２５】図１に示すフローは上述した工程とは一致
していないが、Ｃｕ箔、Ａｇメッキ、ハーフエッチング
の３つのフローで導電パターンおよび認識パターンの形
成が行われる。ダイボンドのフローで各搭載部への回路
素子の固着が行われる。位置認識のフローでは認識パタ
ーンを検出することで各導電パターンの位置認識を行
う。ワイヤーボンディングのフローで回路素子の電極と
導電パターンの接続を行う。トランスファーモールドの
フローでは絶縁性樹脂による共通モールドが行われる。
裏面Ｃｕ箔除去のフローでは分離溝のない厚み部分の導
電箔のエッチングが行われる。裏面処理のフローでは裏
面に露出した導電パターンの電極処理が行われる。ブロ
ック分離のフローでは導電箔の連結部から各ブロックを
機械的に分離される。粘着シートのフローでは粘着シー
トに複数個のブロックが貼り付けられる。測定のフロー
では各搭載部に組み込まれた回路素子の良品判別や特性
ランク分けが行われる。ダイシングのフローでは絶縁性
樹脂からダイシングで個別の回路素子への分離が行われ
る。

【００２６】以下に、本発明の各工程を図２〜図１１を
参照して説明する。なお、図２〜図５は、各ブロックに
搭載部を構成する導電パターンを形成し、この導電パタ
ーン上に回路素子を固着する工程を示している。

【００２７】本発明の第１の工程は、図２から図４に示
すように、導電箔６０を用意し、少なくとも回路素子５
２の搭載部を多数個形成する導電パターン５１を除く領
域の導電箔６０に導電箔６０の厚みよりも浅い分離溝６
１を形成してブロック毎の導電パターン５１を形成し、
導電箔６０の導電パターン５１を除く領域に認識パター
ン１００を形成することにある。

【００２８】本工程では、まず図２Ａの如く、シート状
の導電箔６０を用意する。この導電箔６０は、ロウ材の
付着性、ボンディング性、メッキ性が考慮されてその材
料が選択され、材料としては、Ｃｕを主材料とした導電
箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合
金から成る導電箔等が採用される。

【００２９】導電箔の厚さは、後のエッチングを考慮す
ると１０μｍ〜３００μｍ程度が好ましく、ここでは７
０μｍ（２オンス）の銅箔を採用した。しかし３００μ
ｍ以上でも１０μｍ以下でも基本的には良い。後述する
ように、導電箔６０の厚みよりも浅い分離溝６１が形成
できればよい。

【００３０】尚、シート状の導電箔６０は、所定の幅、
例えば４５ｍｍでロール状に巻かれて用意され、これが
後述する各工程に搬送されても良いし、所定の大きさに
カットされた短冊状の導電箔６０が用意され、後述する
各工程に搬送されても良い。

【００３１】具体的には、図２Ｂに示す如く、短冊状の
導電箔６０に多数の搭載部が形成されるブロック６２が
４〜５個離間して並べられる。各ブロック６２間にはス
リット６３が設けられ、モールド工程等での加熱処理で
発生する導電箔６０の応力を吸収する。また導電箔６０
の上下周端にはインデックス孔６４が一定の間隔で設け
られ、各工程での位置決めに用いられる。

【００３２】続いて、ブロック６２毎の導電パターン５
１を形成する。

【００３３】まず、図３に示す如く、Ｃｕ箔６０の上
に、エッチング液に対して耐食性のある導電被膜ＭＦを
メッキにより選択的に被覆する。すなわち、導電パター
ン５１となる領域を除いた導電箔６０が露出するように
導電被膜ＭＦをパターニングする。そして、図４Ａに示
す如く、導電被膜ＭＦを介して導電箔６０を選択的にエ
ッチングする。この導電被膜ＭＦがエッチング保護膜と
なり、レジストを採用することなく分離溝６１をエッチ
ングできる。

【００３４】なお、この導電被膜ＭＦとして考えられる
材料は、Ａｇ、Ｎｉ、Ａｕ、ＰｔまたはＰｄ等である。
しかもこれら耐食性の導電被膜ＭＦは、ダイパッド、ボ
ンディングパッドとしてそのまま活用できる特徴を有す
る。例えば、Ａｇ被膜は、Ａｕと接着するし、ロウ材と
も接着する。よってチップ裏面にＡｕ被膜が被覆されて
いれば、そのまま導電パターン５１上のＡｇ被膜にチッ
プを熱圧着でき、また半田等のロウ材を介してチップを
固着できる。またＡｇの導電被膜にはＡｕ細線が接着で
きるため、ワイヤーボンディングも可能となる。従っ
て、これらの導電被膜ＭＦをそのままダイパッド、ボン
ディングパッドとして活用できるメリットを有する。

【００３５】エッチングにより形成された分離溝６１の
深さは、例えば５０μｍであり、その側面は、粗面とな
るため絶縁性樹脂５０との接着性が向上される。

【００３６】またこの分離溝６１の側壁は、模式的にス
トレートで図示しているが、除去方法により異なる構造
となる。この除去工程は、エッチャントとしては、塩化
第二鉄または塩化第二銅が主に採用され、前記導電箔
は、このエッチャントの中にディッピングされるか、こ
のエッチャントでシャワーリングされる。ここでウェッ
トエッチングは、一般に非異方性にエッチングされるた
め、側面は湾曲構造になる。

【００３７】また本工程は、本発明の特徴とする工程で
あり、図４Ｂに示す如く、導電箔６０の導電パターン５
１を除く領域に認識パターン１００を形成する。この認
識パターンは前述した導電被膜ＭＦのメッキ時に同時に
形成されるので、導電パターン５１との位置関係が一致
する。認識パターン１００の形状は十字型をしている
が、正確な位置認識ができれば三角形でも、正方形でも
良い。

【００３８】この認識パターン１００は各ブロック６２
の導電パターン５１を設けた導電箔６０の上下周端に設
けられ、各ブロック６２の導電パターン５１の４隅に配
置される。更に、認識パターン１００は横方向の組み合
わせで水平方向を、縦方向の組み合わせで垂直方向を決
める様に配置され、これらの方向と導電パターンの方向
は完全に一致する。すなわち、認識パターン１００を認
識することで、間接的に各ブロック６２の各導電パター
ンの位置の座標を自動的に決められるようになる。

【００３９】図４Ｂに具体的な導電パターン５１を示
す。本図は図２Ｂで示したブロック６２の１個を拡大し
たもの対応する。黒く塗られた部分の１個が１つの搭載
部６５であり、導電パターン５１を構成し、１つのブロ
ック６２には５行１０列のマトリックス状に多数の搭載
部６５が配列され、各搭載部６５毎に同一の導電パター
ン５１が設けられている。各ブロックの周辺には枠状の
パターン６６が設けられ、それと少し離間しその内側に
ダイシング時の位置合わせマーク６７が設けられてい
る。枠状のパターン６６はモールド金型との嵌合に使用
し、また導電箔６０の裏面エッチング後には絶縁性樹脂
５０の補強をする働きを有する。

【００４０】また、導電箔６０の枠状のパターン６６の
外側のドットで示した残余部には分離溝６１が形成され
ないように、導電パターン５１のエッチング時にはレジ
スト層（図示せず）で被覆しておく。この結果、認識パ
ターン１００の周辺は最初の導電箔６０のまま残り、分
離溝６１は形成されない。

【００４１】本発明の第２の工程は、図５に示す如く、
所望の導電パターン５１の各搭載部６５に回路素子５２
を固着し、認識パターン１００により間接的に導電パタ
ーン５１の位置を認識してから、各搭載部６５の回路素
子５２の電極と所望の導電パターン５１とを電気的に接
続する接続手段を形成することにある。

【００４２】回路素子５２としては、トランジスタ、ダ
イオード、ＩＣチップ等の半導体素子、チップコンデン
サ、チップ抵抗等の受動素子である。また厚みが厚くは
なるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素
子も実装できる。

【００４３】ここでは、ベアのトランジスタチップ５２
Ａが導電パターン５１Ａにダイボンディングされ、エミ
ッタ電極と導電パターン５１Ｂ、ベース電極と導電パタ
ーン５１Ｂが、熱圧着によるボールボンディングあるい
は超音波によるウェッヂボンディング等で固着された金
属細線５５Ａを介して接続される。また５２Ｂは、チッ
プコンデンサまたは受動素子であり、半田等のロウ材ま
たは導電ペースト５５Ｂで固着される。

【００４４】続いて、本工程では認識パターン１００を
用いて各ブロック６２の各導電パターン５１の位置認識
を行う。前述したように認識パターン１００は導電箔６
０の上に導電被膜ＭＦで形成され、その周辺に分離溝６
１が存在しないので、ボンディング装置のカメラで検出
しても光が分離溝６１の内壁で乱反射することがないの
でその輪郭の区別が明瞭に行えるのである。従って、こ
の４個の認識パターン１００を正確に位置認識してか
ら、ボンディング装置に記憶させた各導電パターン５１
の座標を用いてボンディングワイヤー５５Ａを正確に所
定の導電パターン５１に固着できる。勿論、半導体素子
側の電極はボンディング装置のカメラで正確なパターン
認識を行うことは言うまでもない。

【００４５】本工程では、各ブロック６２に多数の導電
パターン５１が集積されているので、回路素子５２の固
着およびワイヤーボンディングが極めて効率的に行える
利点がある。

【００４６】本発明の第３の工程は、図６に示す如く、
各搭載部６３の回路素子５２を一括して被覆し、分離溝
６１に充填されるように絶縁性樹脂５０で共通モールド
することにある。

【００４７】本工程では、図６Ａに示すように、絶縁性
樹脂５０は回路素子５２Ａ、５２Ｂおよび複数の導電パ
ターン５１Ａ、５１Ｂ、５１Ｃを完全に被覆し、導電パ
ターン５１間の分離溝６１には絶縁性樹脂５０が充填さ
れてた導電パターン５１Ａ、５１Ｂ、５１Ｃの側面の湾
曲構造と嵌合して強固に結合する。そして絶縁性樹脂５
０により導電パターン５１が支持されている。

【００４８】また本工程では、トランスファーモール
ド、インジェクションモールド、またはディッピングに
より実現できる。樹脂材料としては、エポキシ樹脂等の
熱硬化性樹脂がトランスファーモールドで実現でき、ポ
リイミド樹脂、ポリフェニレンサルファイド等の熱可塑
性樹脂はインジェクションモールドで実現できる。

【００４９】更に、本工程でトランスファーモールドあ
るいはインジェクションモールドする際に、図６Ｂに示
すように各ブロック６２は１つの共通のモールド金型に
搭載部６３を納め、各ブロック毎に１つの絶縁性樹脂５
０で共通にモールドを行う。このために従来のトランス
ファーモールド等の様に各搭載部を個別にモールドする
方法に比べて、大幅な樹脂量の削減が図れ、モールド金
型の共通化も図れる。

【００５０】導電箔６０表面に被覆された絶縁性樹脂５
０の厚さは、回路素子５２のボンディングワイヤー５５
Ａの最頂部から約１００μｍ程度が被覆されるように調
整されている。この厚みは、強度を考慮して厚くするこ
とも、薄くすることも可能である。

【００５１】本工程の特徴は、絶縁性樹脂５０を被覆す
るまでは、導電パターン５１となる導電箔６０が支持基
板となることである。従来では、図１２の様に、本来必
要としない支持基板５を採用して導電路７〜１１を形成
しているが、本発明では、支持基板となる導電箔６０
は、電極材料として必要な材料である。そのため、構成
材料を極力省いて作業できるメリットを有し、コストの
低下も実現できる。

【００５２】また分離溝６１は、導電箔の厚みよりも浅
く形成されているため、導電箔６０が導電パターン５１
として個々に分離されていない。従ってシート状の導電
箔６０として一体で取り扱え、絶縁性樹脂５０をモール
ドする際、金型への搬送、金型への実装の作業が非常に
楽になる特徴を有する。

【００５３】本発明の第４の工程は、図７に示す如く、
分離溝６１を設けていない厚み部分の導電箔６０のブロ
ック６２の少なくとも導電パターン５１を設けた領域を
除去し、ブロック６２間を連結する連結部９０となる導
電箔６０を選択的に残すことにある。

【００５４】本工程では、図７Ａに示す如く、導電箔６
０の裏面に各ブロック６２の少なくとも導電パターン５
１を設けた領域９１を除き、且つ絶縁性樹脂５０の周端
部と重ねて被覆される。その後、露出された導電箔６０
をエッチング液をシャワーして導電パターン５１を設け
た領域９１を選択的にウェトエッチングして、導電パタ
ー５１を露出させる。

【００５５】図７Ｂは上記したウェトエッチング終了後
の断面図を示し、導電箔６０の上下周端と各ブロック６
２のスリット６３を設けた部分は連結部９０として導電
箔６０がエッチングされないまま残り、各ブロック６２
をそのままの状態で維持する働きを有する。この連結部
９０の働きで、各ブロック６２は連結部９０とともにエ
ッチング装置から取り出せる。

【００５６】本工程では、図６に点線で示した絶縁性樹
脂５０が露出する手前まで、導電箔６０を選択的に導電
パターン５１を設けた領域をウェトエッチングする。そ
の結果、約４０μｍの厚さの導電パターン５１となって
分離され、絶縁性樹脂５０に導電パターン５１の裏面が
露出する構造となる。すなわち、分離溝６１に充填され
た絶縁性樹脂５０の表面と導電パターン５１の表面は、
実質一致している構造となっている。従って、本発明の
回路装置５３は図１２に示した従来の裏面電極１０、１
１のように段差が設けられないため、マウント時に半田
等の表面張力でそのまま水平に移動してセルフアライン
できる特徴を有する。

【００５７】更に、導電パターン５１の裏面処理を行
い、図８に示す最終構造を得る。すなわち、必要によっ
て露出した導電パターン５１に半田等の導電材を被着し
て裏面電極５６Ａ、５６Ｂ、５６Ｃを形成し、回路装置
として完成する。

【００５８】本発明の第５の工程は、図７Ｂに示す如
く、ブロック６２を導電箔６０の連結部９０から分離す
ることにある。

【００５９】本工程では、連結部９０で繋がった各ブロ
ック６２を矢印のように連結部９０側から突き上げるよ
うに押圧して、連結部９０と絶縁性樹脂５０との接着面
を機械的に剥がして各ブロック６２を分離する。従っ
て、本工程では特別な切断金型も不要であり、極めて単
純な方法で作業できる利点がある。

【００６０】本発明の第６の工程は、図９に示す如く、
複数個のブロック６２を絶縁性樹脂を当接させて粘着シ
ート８０に貼り付けることにある。

【００６１】前工程で導電箔６０の裏面エッチングをし
た後に、導電箔６０から各ブロック６２が切り離され
る。

【００６２】本工程では、ステンレス製のリング状の金
属枠８１に粘着シート８０の周辺を貼り付け、粘着シー
ト８０の中央部分には４個のブロック６２をダイシング
時のブレードが当たらないような間隔を設けて絶縁性樹
脂５０を当接させて貼り付けられる。粘着シート８０と
してはＵＶシート（リンテック社製）が用いられるが、
各ブロック６２は絶縁性樹脂５０で機械的強度があるの
で、安価なダイシングシートでも使用できる。

【００６３】本発明の第７の工程は、図１０に示す如
く、粘着シート８０に貼り付けられた状態で絶縁性樹脂
５０で一括してモールドされた各ブロック６２の各搭載
部６５の回路素子５２の特性の測定を行うことにある。

【００６４】各ブロック６２の裏面には図１０に示すよ
うに導電パターン５１の裏面が露出されており、各搭載
部６５が導電パターン５１形成時と全く同一にマトリッ
クス状に配列されている。この導電パターン５１の絶縁
性樹脂５０から露出した裏面電極５６にプローブ６８を
当てて、各搭載部６５の回路素子５２の特性パラメータ
等を個別に測定して良不良の判定を行い、不良品には磁
気インク等でマーキングを行う。

【００６５】本工程では、各搭載部６５の回路装置５３
は絶縁性樹脂５０でブロック６２毎に一体で支持されて
いるので、個別にバラバラに分離されていない。従っ
て、粘着シート８０に貼り付けられた複数個のブロック
６２をテスターの載置台に真空で吸着させ、ブロック６
２毎に搭載部６５のサイズ分だけ矢印のように縦方向お
よび横方向にピッチ送りをすることで、極めて早く大量
にブロック６２の各搭載部６５の回路装置５３の測定を
行える。すなわち、従来必要であった回路装置の表裏の
判別、電極の位置の認識等が不要にでき、更に複数個の
ブロック６２を同時に処理するので、測定時間の大幅な
短縮を図れる。

【００６６】本発明の第８の工程は、図１１に示す如
く、粘着シート８０に貼り付けられた状態でブロック６
２の絶縁性樹脂５０を各搭載部６５毎にダイシングによ
り分離することにある。

【００６７】本工程では、粘着シート８０に貼り付けら
れた複数個のブロック６２をダイシング装置の載置台に
真空で吸着させ、ダイシングブレード６９で各搭載部６
５間のダイシングライン７０に沿って分離溝６１の絶縁
性樹脂５０をダイシングし、個別の回路装置５３に分離
する。

【００６８】本工程で、ダイシングブレード６９は完全
に絶縁性樹脂５０を切断し粘着シートの表面に達する切
削深さでダイシングを行い、完全に各搭載部６５毎に分
離する。ダイシング時は予め前述した第１の工程で設け
た各ブロックの周辺の枠状のパターン６６の内側の位置
合わせマーク６７を認識して、これを基準としてダイシ
ングを行う。周知ではあるが、ダイシングは縦方向にす
べてのダイシングライン７０をダイシングをした後、載
置台を９０度回転させて横方向のダイシングライン７０
に従ってダイシングを行う。

【００６９】また本工程では、ダイシングライン７０に
は分離溝６１に充填された絶縁性樹脂５０しか存在しな
いので、ダイシングブレード６９の摩耗は少なく、金属
バリも発生せず極めて正確な外形にダイシングできる特
徴がある。

【００７０】更に本工程後でも、ダイシング後も粘着シ
ート８０の働きで個別の回路装置にバラバラにならず、
その後のテーピング工程でも効率よく作業できる。すな
わち、粘着シート８０に一体に支持された回路装置は良
品のみを識別してキャリアテープの収納孔に吸着コレッ
トで粘着シート８０から離脱させて収納できる。このた
めに微小な回路装置であっても、テーピングまで一度も
バラバラに分離されない特徴がある。

【００７１】

【発明の効果】本発明では、導電パターンの材料となる
導電箔自体を支持基板として機能させ、分離溝の形成時
あるいは回路素子の実装、絶縁性樹脂の被着時までは導
電箔で全体を支持し、また導電箔を各導電パターンとし
て分離する時は、絶縁性樹脂を支持基板にして機能させ
ている。従って、回路素子、導電箔、絶縁性樹脂の必要
最小限で製造できる。従来例で説明した如く、本来回路
装置を構成する上で支持基板が要らなくなり、コスト的
にも安価にできる。また支持基板が不要であること、導
電パターンが絶縁性樹脂に埋め込まれていること、更に
は絶縁性樹脂と導電箔の厚みの調整が可能であることに
より、非常に薄い回路装置が形成できるメリットもあ
る。

【００７２】また、ワイヤーボンディング工程におい
て、導電箔の上下周端に設けた認識パターンを認識する
ことで、間接的に各ブロックの各導電パターンの位置の
座標を自動的に決められるので、直接導電パターンを認
識する場合に発生する分離溝での光の乱反射による誤認
識を防止できる利点がある。更に、各ブロック毎に１回
の位置認識で処理できるので、極めてワイヤーボンディ
ング工程を簡略化した大量生産を実現できる利点もあ
る。

【００７３】更に、粘着シート８０に複数個のブロック
を貼り付けることで、微小な回路装置を最後までバラバ
ラにすることなく処理でき、極めて量産効果が高い製造
方法を実現できる。

【００７４】また図１４から明白なように、スルーホー
ルの形成工程、導体の印刷工程（セラミック基板の場
合）等を省略できるので、従来より従来より製造工程を
大幅に短縮でき、全工程を内作できる利点を有する。ま
たフレーム金型も一切不要であり、極めて短納期となる
製造方法である。

【図面の簡単な説明】

【図１】本発明の製造フローを説明する図である。

【図２】本発明の回路装置の製造方法を説明する図であ
る。

【図３】本発明の回路装置の製造方法を説明する図であ
る。

【図４】本発明の回路装置の製造方法を説明する図であ
る。

【図５】本発明の回路装置の製造方法を説明する図であ
る。

【図６】本発明の回路装置の製造方法を説明する図であ
る。

【図７】本発明の回路装置の製造方法を説明する図であ
る。

【図８】本発明の回路装置の製造方法を説明する図であ
る。

【図９】本発明の回路装置の製造方法を説明する図であ
る。

【図１０】本発明の回路装置の製造方法を説明する図で
ある。

【図１１】本発明の回路装置の製造方法を説明する図で
ある。

【図１２】従来の回路装置の実装構造を説明する図であ
る。

【図１３】従来の回路装置を説明する図である。

【図１４】従来の回路装置の製造方法を説明する図であ
る。

【図１５】従来の回路装置の製造方法を説明する図であ
る。

【符号の説明】

５０絶縁性樹脂５１導電パターン５２回路素子５３回路装置６１分離溝６２ブロック１００認識パターン

───────────────────────────────────────────────────── フロントページの続き (72)発明者阪本純次大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内 (72)発明者岡田幸夫大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内 (72)発明者五十嵐優助大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内 (72)発明者前原栄寿大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内 (72)発明者高橋幸嗣群馬県伊勢崎市喜多町29番地関東三洋電子株式会社内Ｆターム(参考） 5F067 AA01 BC12

Claims

【特許請求の範囲】

【請求項１】導電箔に回路素子の搭載部を多数個形成
する導電パターンをブロック毎に形成し、前記導電箔の
前記導電パターンを除く領域に認識パターンを形成する
工程と、前記ブロック毎の前記導電パターンの前記各搭載部に前
記回路素子を配置する工程と、前記認識パターンにより間接的に前記導電パターンの位
置を認識する工程と、前記各搭載部の回路素子の電極と所望の前記導電パター
ンとを電気的に接続する接続手段を形成する工程と、前記各搭載部の前記回路素子を前記ブロック毎に一括し
て被覆するように絶縁性樹脂で共通モールドする工程
と、前記ブロックの前記絶縁性樹脂を各搭載部毎にダイシン
グにより分離する工程とを具備することを特徴とする回
路装置の製造方法。
【請求項２】前記認識パターンは前記各ブロックの４
隅に配置されることを特徴とする請求項１に記載された
回路装置の製造方法。
【請求項３】前記認識パターンは前記導電箔の上下周
端部に配置されることを特徴とする請求項２に記載され
た回路装置の製造方法。
【請求項４】前記導電箔は銅、アルミニウム、鉄−ニ
ッケルのいずれかで構成されることを特徴とする請求項
１に記載された回路装置の製造方法。
【請求項５】前記導電箔の表面を導電皮膜で少なくと
も部分的に被覆することを特徴とする請求項１に記載さ
れた回路装置の製造方法。
【請求項６】前記導電被膜はニッケル、金あるいは銀
メッキ形成されることを特徴とする請求項５に記載され
た回路装置の製造方法。
【請求項７】前記認識パターンは前記導電皮膜で形成
されることを特徴とする請求項５または請求項６に記載
された回路装置の製造方法。
【請求項８】前記回路素子は半導体ベアチップ、チッ
プ回路部品のいずれかあるいは両方を固着されることを
特徴とする請求項１に記載された回路装置の製造方法。
【請求項９】前記接続手段はワイヤーボンディングで
形成されることを特徴とする請求項１に記載された回路
装置の製造方法。
【請求項１０】前記絶縁性樹脂はトランスファーモー
ルドで前記ブロック毎に共通モールドされることを特徴
とする請求項１に記載された回路装置の製造方法。
【請求項１１】前記導電箔には少なくとも回路素子の
搭載部を多数個形成する導電パターンをマトリックス状
に配列したブロックを複数個並べたことを特徴とする請
求項１に記載された回路装置の製造方法。